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<p>본 발명은 반도체 소자의 제조 방법에 관한 것으로, 기판 상의 주변 회로 영역에 제1 두께를 가진 제1 폴리실리콘층을 형성하고, 기판 상의 메모리 셀 영역에 제1 터널링(tunneling) 절연층, 전하 저장층 및 블로킹(blocking) 절연층의 적층 구조를 형성하며, 블로킹 절연층의 상부에 제1 두께보다 작은 제2 두께를 가진 제2 폴리실리콘층을 형성하고, 제1 및 제2 폴리실리콘층을 실리사이드화하여 게이트 전극을 형성한다.</p> |
