| 摘要 |
<p>Procédé de synthèse automatique de circuits comprenant la génération d'un réseau de processus réguliers lisant ou écrivant des données dans des canaux, selon lequel un unique processus producteur est autorisé à écrire dans un canal et un unique processus consommateur est autorisé à lire dans un canal ; et une unité de synchronisation associée audit canal autorise ou gèle la mise enœuvre d'une nouvelle itération dudit processus producteur, respectivement consommateur, en fonction d'une comparaison d'une position d'exécution déterminée en fonction de la valeur d'une nouvelle itération collectée du processus producteur, respectivement consommateur, et d'une position d'exécution déterminée en fonction d'une dernière valeur d'itération collectée du processus consommateur, respectivement producteur.</p> |
