| 摘要 |
一种低功率记忆体，包含复数个呈行列排列的记忆体模组、复数读取位元线单元、复数呈行列排列的可控制读取元件，及复数读取控制讯号线单元。每一个记忆体模组具有复数个记忆体元件。每一读取位元线单元对应一行记忆体模组，并包括复数第一读取位元线及一第二读取位元线。每一读取控制讯号线单元对应一列可控制读取元件，并包括复数分组电连接该等可控制读取元件的读取控制讯号线。藉由将复数记忆体元件集合为一个记忆体模组并搭配设置该等可控制读取元件，及藉由该等读取控制讯号线分组控制该等可控制读取元件，可大幅减少功率消耗。 |
