一种降低ADC采样时刻地平面信号噪声的方法及相应系统

摘要

本发明提供了一种降低ADC采样时刻地平面信号噪声的方法及相应系统，其中当电压电流的同步采样控制信号有效时，采样系统的模拟数字转换器开始执行转换，并控制将采样系统中数字电路的工作模式切换至暂停或空闲状态；模拟数字转换器完成转换时，控制采样系统中数字电路的工作模式恢复正常状态。本发明能够在ADC的采样时刻精确地减小地平面的噪声，从而提高采样精度；而且实现方案简单，无需增加额外的硬件电路；实用性强，可广泛适用于各种ADC采样的场合。

主权项

一种降低ADC采样时刻地平面信号噪声的方法，其特征在于，当电压电流采样的系统同步采样信号有效时，采样系统的模拟数字转换器开始执行转换，并控制将采样系统中数字电路的工作模式切换至暂停或空闲状态；模拟数字转换器完成转换时，控制采样系统中数字电路的工作模式恢复正常状态，具体包括以下步骤：1)在t0时刻，电压电流采样的系统同步采样信号CVT被送至负责采集数据处理的数字电路，所述数字电路为逻辑器件FPGA，FPGA同步生成用于控制模拟数字转换器同步采样的内部同步采样信号CVT_ADC，上升沿或下降沿有效，模拟数字转换器的转换状态信号CVT_STATE相应地变为高电平，模拟数字转换器内部转换电路开始工作；此时相应将FPGA用于控制与外部系统数据交换的数据交换控制信号DATA_CTRL置为低电平，停止与外部系统数据交互；将FPGA的电路单元停止工作，使FPGA的工作模式切换至暂停或空闲状态，并一直维持到t1时刻；2)在t1时刻，转换状态信号CVT_STATE变为低电平，表明模拟数字转换器转换完成，此时将DATA_CTRL置为高电平，使FPGA与外部系统数据交互的工作恢复，同时也使之前停止工作的FPGA的电路单元恢复工作，从而FPGA恢复正常状态；此时转换已经完成，在t1时刻将模拟数字转换器的片选信号/CS_ADC置为有效，将模拟数字转换器转换完成的数字输出送至FPGA进行处理；3)在t2时刻，转换完成的数据全部送至FPGA，片选信号/CS_ADC变为高电平；4)在t3时刻，一个转换周期完成，系统同步采样信号CVT和内部同步采样信号CVT_ADC维持高电平，准备下一周期的转换，待FPGA收到下一个系统同步采样信号CVT后，执行下一周期的操作。