| 发明名称 | 集成电路以及利用其测试半导体器件的方法 | ||
| 摘要 | 一种集成电路包括：第一失败信息储存单元至第三失败信息储存单元；输入选择单元，其适于将每当对待测器件(DUT)执行多个测试中的每个时产生的多条失败信息交替地储存在第一失败信息储存单元和第二失败信息储存单元中；以及储存选择单元，其适于将来自未被输入选择单元选中的第一失败信息储存单元或第二失败信息储存单元的多条失败信息迁移至第三失败信息储存单元，同时在迁移中排除重叠失败信息。 | ||
| 申请公布号 | CN104979015A | 申请公布日期 | 2015.10.14 |
| 申请号 | CN201410838512.5 | 申请日期 | 2014.12.29 |
| 申请人 | 爱思开海力士有限公司 | 发明人 | 郑宇植;李瑗善;权五翰;金仁泰 |
| 分类号 | G11C29/00(2006.01)I | 主分类号 | G11C29/00(2006.01)I |
| 代理机构 | 北京弘权知识产权代理事务所(普通合伙) 11363 | 代理人 | 俞波;周晓雨 |
| 主权项 | 一种集成电路，包括：第一失败信息储存单元至第三失败信息储存单元；输入选择单元，其适于：将每当对待测器件执行多个测试中的每个时产生的多条失败信息交替地储存在所述第一失败信息储存单元和所述第二失败信息储存单元中；以及储存选择单元，其适于：将来自未被所述输入选择单元选中的所述第一失败信息储存单元或所述第二失败信息储存单元的所述多条失败信息迁移至所述第三失败信息储存单元，同时在迁移中排除重叠失败信息。 | ||
| 地址 | 韩国京畿道 | ||