逐次逼近型模数转换器

摘要

本发明提供了一种基于比较器逻辑的减小数字逻辑延迟的单通道高速逐次逼近型模数转换器。该逐次逼近型模数转换器利用开关控制逻辑和最低位半参考电平比较技术将传统SAR ADC所需要的单位电容数从2^N降低到2^N-2，进而可以降低SAR ADC的功耗和芯片面积，同时，其采用一种比较器控制逻辑来去减小反馈环路上的数字延时，进而提高了SARADC的转换速率，并且避免了额外的失调电压校正电路。本发明可应用在传感器信号检测和数据通信系统中，具有电路结构简单、功耗小、面积小、集成度高等优点。

主权项

一种逐次逼近型模数转换器，其特征在于，包括：开关电容网络、动态比较器和比较器逻辑电路；开关电容网络包括：正相开关电容网络和反相开关电容网络；其中，正相开关电容网络和反相开关电容网络的结构相同，连接方式对称，均包括N‑1个电容；差分输入信号的第一输入端(V_IP)经过正相开关电容网络后，连接至动态比较器的第一输入端。差分输入信号的第二输入端(V_IN)经过反相开关电容网络后，连接至动态比较器的第二输入端；比较器逻辑电路包括N个比较器；该N个比较器的第一输入端共同连接至动态比较器的第一输出端，第二输入端共同连接至动态比较器的第二输入端；其中，由前N‑1个比较器的第一输出端输出的信号(D₁、…、D_N‑1)作为控制逻辑输出至负相开关电容网络，作为其N‑1个电容的开关控制信号；由前N‑1个比较器的第二输出端输出的信号(DB₁、…、DB_N‑1)作为控制逻辑输出至正相开关电容网络，作为其N‑1个电容的开关控制信号；其中，N≥3。