| 发明名称 | 占空比校正电路、时钟脉冲生成电路及其相关装置和方法 | ||
| 摘要 | 本发明提供了半导体器件和生成时钟信号的方法，其中，锁相环(PLL)或延迟锁定环(DLL)包含占空比校正电路(DCC)，占空比校正电路(DCC)含有共享电荷泵和多个放大部分。多个放大部分生成内部时钟信号。共享电荷泵响应内部时钟信号，调整控制信号VC的电压电平，和将控制信号VC提供给每个放大部分。 | ||
| 申请公布号 | CN1956333A | 申请公布日期 | 2007.05.02 |
| 申请号 | CN200610142811.0 | 申请日期 | 2006.10.26 |
| 申请人 | 三星电子株式会社 | 发明人 | 朴文淑;金圭现 |
| 分类号 | H03K5/156(2006.01);H03L7/081(2006.01);H03L7/07(2006.01) | 主分类号 | H03K5/156(2006.01) |
| 代理机构 | 北京市柳沈律师事务所 | 代理人 | 郭定辉;黄小临 |
| 主权项 | 1.一种可配置成用在时钟脉冲生成电路中的占空比校正电路，该占空比校正电路包含：第一放大电路，被配置成接收第一对中间差分时钟信号，并输出第一对内部时钟信号；第二放大电路，被配置成接收第二对中间差分时钟信号，并输出第二对内部时钟信号；和第二电荷泵，被配置成接收第一和第二对内部时钟信号，并且根据第一和第二对内部时钟信号输出第二控制信号；其中，第一和第二放大电路分别调整第一和第二对中间差分时钟信号的占空比。 | ||
| 地址 | 韩国京畿道 | ||