| 摘要 |
Un circuit permet de temporiser un signal numérique à l'aide de registres à décalage. Le signal numérique est d'abord stocké à une fréquence élémentaire élevée (CK1) dans une mémoire intermédiaire (21) et ensuite mémorisé en alternance dans des mémoires intermédiaires (L2, L3) par des signaux de synchronisation de demi-fréquence élémentaire (CK1/2) et décalés d'une demi-période élémentaire. Les sorties de ces mémoires (L2, L3) sont reliées chacune aux entrées d'un registre à décalage (FIFO1, FIFO2). Les signaux sont, après un laps de temps prédéfinissable, à nouveau extraits par des cycles de lecture (CKR1, CKR2) et transmis chacun à une mémoire intermédiaire (L4, L5) qui est également lue avec une fréquence élémentaire (CK1/2). Les sorties des mémoires intermédiaires (L4, L5) sont reliées avec les entrées d'un circuit multiplexeur (MUX) qui annule la répartition des signaux en deux voies opérée à l'entrée et réinjecte le signal dans la bonne séquence. |
