| 主权项 |
1﹒一种半导体记忆体,其特征为具备:由第 1MOS电晶体(QR),第2之MOS 电晶体(Qc)与电容体(C)之各一端 共同连接形成之记忆体呈矩阵状排列,此 记忆单体群中具有接于第1MOS电晶体 之闸极的第1系列字元线群(RWL)及 接于第2MOS电晶体之闸极的第2系列 之字元线群(CWL),同时亦具有接于 第1M0S电晶体另一端之第1系列位元 线群(RBL)及接第2MOS电晶体另 一端之第2系统位元线(CBL)之记忆 单体阵列;与根据用以选择第1系列或第 2系列之系列选择用之外部信号输入来控 制选择之控制电路(3)。 2﹒如申请专利范围第1项之半导体记忆体, 其中,上述在记忆单体阵列中,上述第1 系列字元线群及第1系列位元线群设置于 记忆单体阵列平面上之水平方向,上述第 2系列字元缘群及上述第2系列位元线设 置于记忆单体阵列平面上之垂直方向。 3﹒一种多位元结构之半导体记忆体,具有为 了对应储存构成一字元之各位元的资料而 区分成复数个记忆单体阵列区(MA1- MAn),其特征为具备:上述各记忆单 体阵列区,由第1MOS电晶体(QR) ,第2MOS电晶体(QC )与电容体( C)之各一端共同连接形成之记忆体呈矩 阵状排列,此记忆单体群中具有接于第1 MOS电晶体之闸极的1系列字元线群及 接于第2MOS电晶体之闸极的第2系列 之字元线群,同时亦具有接于第1MOS 电晶体另一端之第1系列位元线群及接于 第2MOS电晶体另一端之第2系统位元 线群之记忆单体阵列;复根据用以控制选 择第1系列或第2系列之外部信号输入( WLS)与用以选择上述各记忆单体阵列 区之区块选择用的外部信号输入(BS1 -BSn),来控制对期望之记忆单体阵 列区选择2种不同系列中的期望之系列的 控制电路(41,42 -42n)。 4﹒如申请专利范围第3项之半导体记忆体, 其中,上述控制电路系由检知用以控制选 择上述第1系列或第2系列之外部信号输 入的系列选择电路(41);与根据此系列选 择电路之输出与各记忆单体阵列区之每个 阵列区选择用信号产生各记忆单体阵列区 之每个系列选择信号的复数个阵列区用系 列选择电路(41 -42n)。 5﹒如申请专利范围第3项之半导体记忆体, 其中,上述控制电路,当用以控制选择上 述第1系列或第2系列的外部信号输入为 非活性状态时,将上述各记忆单体阵列区 固定于同一系列之选择状态。图示简单说明: 图1表示本发明之半导体记忆体的一实 施例的结构说明图, 图2是取出图1中之记忆单体的一个加 以揭示的电路图, 图3表示将储存于图1之记忆体的昼像 资料在昼像显示装置之显示昼面的垂直方向 上高速显上的情形, 图4表示本发明之多位元结构之半导体 记忆体的一实施例的结构说明图, 图5表示图4中之区域用系统选择电路 之一具体例的逻辑电路图, 图6是在图4中之记忆体中的系列选择 动作的时序图, 图7为表示习知之半导体记亿体的记忆 单体的电路图。 |
