半导体装置

摘要

本发明提供一种半导体装置之积体电路配线或导体构造，将高电阻负载型静电RAM之记忆单元中之积体无源组件之值例如电阻值加以扩增。形成于导体膜中之高电阻多结晶矽电阻之值系藉由有效增长导体膜之长度因而增大电阻区域予以达成，而不改变或增大半导体装置之尺寸或大小。此乃藉由下述手段予以完成，即，采用电气连接之双配线层或双导体层，允许至少一个配线层中之积体图型电阻区域可以侧向扩增而维持或进一步缩小构成积体电路构造之有源与无源组件之积体尺寸。一种半导体装置，具有：形成于MIS型电晶体上之第１绝缘膜；形成在第１绝缘膜上之第１接触孔；经由第１接触孔连接于MIS型半导体装置之扩散电极而且在第１绝缘膜上延长至任意方向之第１配线层；形成于第１配线层上之第２绝缘膜；形成于第２绝缘膜上之第２接触孔；在第１配线之延长方向之任意位置经由第２接触孔连接，而且构成电阻体之第２配线层。

主权项

1.一种半导体装置,主要具有由形成于半导体基板上之MIS型电晶体及高电阻负载所构成之记忆单元,其特征为包括:形成于MIS型电晶体上之第1绝缘膜;形成于第1绝缘膜上之第1接触孔;经由第1接触孔连接于MIS型半导体装置之扩散电极而且在第1绝缘膜上延长至任意方向之第1配线层;形成于第1配线层上之第2绝缘模;形成于第2绝缘膜上之第2接触孔;在第1配线层之延长方向之任意位置经由第2接触孔连接而且构成电阻体之第2配线层。2.如申请专利范围第1项之装置,其中,第1配线层系朝向形成有构成电阻体之第2配线层之主要部份之方向之相反方向延长而形成。3.如申请专利范围第1项之装置,其中,第l配线层系由聚氧化矽所构成。4.如申请专利范围第1项之装置,其中,形成电阻体之第2配线层系由多结晶矽层所构成。5.如申请专利范围第1项之装置,其中,第1配线层系由本质之矽层所构成。6.如申请专利范围第l项之装置,其中,构成电阻体之第2配线层系横断第1配线之端部形成。图示简单说明:第1图(a)及第1图(b)各为本发明实施例之主要平面图及其B-B线断面图。第2图(a)~第2图(c)为用来依照制程顺序说明第1图(a)及第1图(b)所示本发明制法之一例之断面图。第3图为表示习用之半导体装置之主要断面图。第4图为表示高电阻多结晶矽负载型记忆单元之电路构造成之电路图。第5图为表示本发明之发明人所测定之高电阻多结晶矽电阻尺寸与电阻値之关系之图表。