半导体记忆装置

摘要

一种半导体记忆装置，例如一仅读记忆体 (ROM)，备有一字列测试电路及一字列驱动电路，以字列测试电路在加上一测试讯号时便输出一高位准讯号，而在未加测试讯号时则输出一低位准讯号；该字列驱动电路驱动记忆体阵列内之各字列，并接至字列测试电路之输出，故当驱动一组字列时（不管是奇数字列或偶数字列），一高位准讯号被加至该一组字列，而不驱动该一组字列时，一低位准讯号即加至该组字列；另一方面，于驱动另一组字列时，一高位准讯号被加至该另一组字列，不驱动该另一组字列时，来自字列测试电路之输出讯号即加至该另组字列，因而使相邻字列之间之短路电路能迅速辨识。设有一位元列测试开关电路，接于记忆体阵列中之位元列，响应于一测试讯号，位元列测试开关电路将不同阶度之讯号分别加至奇数及偶数之位元列，且在相邻位元列之间之短路电路，可迅速辨识。

主权项

1﹒一种半导体记忆装置,包括: 多个平行排列之字列, 字列测试装置,供接收一测试信号,及产 生一输出信号,该字列测试装置包含第一 信号产生装置以产生该具有一第一信号位 准之输出信号,以及包含第二信号产生装 置以产生该具有一与第一信号位准不同之 第二信号位准之输出信号,该字列测试装 置输出该具有第一信号位准之输出信号或 该具有第二信号位准之输出信号之一,该 输出信号之位准于该测试信号作用时为该 第一信号位准,前于该测试信号不作用时 则为该第二信号位准, 多个字列驱动装置,供分别驱动该等字列 ,该多个字列驱动装置系分成多个字列驱 动装置对,每一对皆含有与彼此相邻之字 列相对应之字列驱动装置,任一字列驱动 装置皆分别与一第一定源及一第二电源连 接,每一对字列驱动装置中之任一字列驱 动装置与该第二电源连接,而每一对字列 驱动装置中之其它任一字列驱动装置则与 该来自字列测试装置之输出信号连接,并 分别输出该第一或第二信号位准至该相对 应之字列,及 其中该字列驱动装置对之一任一字列驱动 装置提供一具有该第二信号位准之输出信 号至该相对应之字列,且该字列驱动装置 对之任一其它字列驱动装置提供一具有来 自该字列测试装置之第一信号位准之输出 至该相对应之字列。 2﹒根据申请专利范围第1项之半导体记忆装 置,其中该两字列驱动装置所成之对中其 一字列驱动装置系连接至奇数字列者。 3﹒根据申请专利范围第1项之半导体记忆装 置,其中该字列驱动装置对中其一字列驱 动装置系连接至偶数字列者。 4﹒一种半导体记忆装置,包含 多个平行排列之位元列, 位元列测试装置用以接收一测试信号及用 以当该测试信号作用时将一第一输出信号 加至该位元列之奇数者,并将一第二输出 信号加至该位元列之偶数者,该第一、第 二输出信号其位准系互不相同者。 5﹒根据申请专利范围第4项之半导体记忆装 置,其中该位元列测试装且包含开关装置 ,用以于当该测试装置作用时,将该位元 列测试装置接至该位元列。 6﹒一种半导体记忆装置,包括 多个平行排列之字列, 多个平行排列之位元列, 字列测试装置,供接收一测试信号,及产 生一输出信号,该字列测试装置包含第一 倍号产生装置以产生该具有一第一信号位 准之输出信号,以及包含第二信号产生装 置以产生该具有一与第一信号位准不同之 第二信号位准之输出信号,该字列测试装 置输出该具有第一信号位准之输出信号或 该具有第二信号位准之输出信号之一,该 输出信号之位准于该测试信号作用时为该 第一信号位准,而于该测试信号不作用时 则为该第二信号位准, 多个字列驱动装置,供分别驱动该等字列 ,该多个字列驱动装置系分成多个字列驱 动装置对,每一对皆含有与彼此相邻之字 列相对应之字列驱动装置,任一字列驱动 装置皆分别与一第一电源及一第二电源连 接,每一对字列驱动装置中之任一字列驱 动装置与该第二电源连接,而每一对字列 驱动装置中之其它任一字列驱动装置则与 该来自字列测试装置之输出信号连接,并 分别输出该第一或第二信号位准至该相对 应之字列,及 位元列测试装置用以接收一测试信号及用 以当该测试信号作用时将一第一输出信号 加至该位元列之奇数者,并将一第二输出 信号加至该位元列之偶数者,该第一、 二输出信号其位准系互不相同者, 其中该字列驱动装置对之一任一字列驱动 装置提供一具有该第二信号位准之输出信 号至该相对应之字列,且该字列奸动装置 对之任一其它字列驱动装置提供一具有来 自该字列测试装置之第一信号位准之输出 至该相对应之字列。 7﹒根据申请专利范围第6项之半导体记忆装 置,其中该字列驱动装置对之字列驱动装 置系连接至奇数字列者。 8﹒根据申请专利范围第6项之半导体记忆装 置,其中该字列驱动装置对中其一字列驱 动装置系连接至偶数字列者。 9﹒根据申请专利范围第6项之半导体记忆装 置,其中该位元列测试装置包含开关装置 ,用以于当该测试信号作用时,将该位元 列测试装置接至该位元列。图示简单说明: 图1系一设计电路图,例示本发明之 第一实施例。 图2系一设计电路图,例示本发明之 第二实施例。 图3系一设计电路图,例示本发明之 第三实施例。