| 主权项 |
1.一种具低功率消耗之NMOS树骨牌式电路，其包括：一第一控制电路(3)；一第二控制电路(4)；以及复数个具NMOS树之骨牌式基本闸；其中每一具NMOS树之骨牌式基本闸更包括有：一第一PMOS电晶体(MP1)，其源极连接至一第一电源电压(Vdd)，闸极用于接受一时脉(clk)，而汲极则连接至一第一内部节点(N1)；一第一NMOS电晶体(MN1)，其源极连接至参考接地，闸极用于接受该时脉(clk)，而汲极则连接至一第二内部节点(N2)；一NMOS树(1)，其连接在该第一内部节点(N1)与该第二内部节点(N2)之间，并接受复数个逻辑输入信号(IN1、IN2、、、INn)，以便对该等逻辑输入信号(IN1、IN2、、、INn)执行一逻辑运算；一保持电路(2)，供有效保持该具低功率消耗之NMOS树骨牌式电路的输出端(OUT)之信号不受电荷重新分布、耦合杂讯、及/或漏电流等的影响；以及一时脉(clk)，该时脉(clk)具有一第二电源电压(Vdd2)之逻辑高电位与参考接地之逻辑低电位；该保持电路(2)更包括有：一反相器(INV)，该反相器(INV)系连接在该第一内部节点(N1)与该具低功率消耗之NMOS树骨牌式电路的该输出端(OUT)之间；以及一第二PMOS电晶体(MP2)，其汲极连接至该第一内部节点(N1)，闸极连接至该具低功率消耗之NMOS树骨牌式电路的该输出端(OUT)，而源极则连接至该第二控制电路(4)；该第一控制电路(3)更包括有：一第三PMOS电晶体(MP3)，该第三PMOS电晶体(MP3)之源极连接至该第一电源电压(Vdd)，闸极用于接受该时脉(clk)，而汲极则连接至该第一PMOS电晶体(MP1)之一基底；以及一第四PMOS电晶体(MP4)，该第四PMOS电晶体(MP4)之源极连接至该第二电源电压(Vdd2)，闸极用于接受一反相时脉(/clk)，而汲极则连接至该第一PMOS电晶体(MP1)之该基底；而该第二控制电路(4)则更包括有：一开关(SW)，该开关(SW)系由一PMOS电晶体所构成，该开关(SW)之源极连接至该第一电源电压(Vdd)，闸极用于接受一待机指示信号(SB)，而汲极则连接至该第二PMOS电晶体(MP2)之源极与该反相器(INV)中之正电源端子之间。2.如申请专利范围第1项所述之具低功率消耗之NMOS树骨牌式电路，其中该第二电源电压(Vdd2)之电位系高于该第一电源电压(Vdd)之电位。3.如申请专利范围第1项所述之具低功率消耗之NMOS树骨牌式电路，其中该时脉(clk)于一预放电相位(Predischarge phase)期间，系为参考接地之逻辑低电位。4.如申请专利范围第1项所述之具低功率消耗之NMOS树骨牌式电路，其中该时脉(clk)于一求值相位(Evaluatlon phase)期间，系为该第二电源电压(Vdd2)之逻辑高电位。5.如申请专利范围第1项所述之具低功率消耗之NMOS树骨牌式电路，其中该待机指示信号(SB)于一操作模式(Active mode)期间，系设定为参考接地之逻辑低电位。6.如申请专利范围第1项所述之具低功率消耗之NMOS树骨牌式电路，其中该待机指示信号(SB)于一待机模式(Standby mode)期间，系为该第二电源电压(Vdd2)之逻辑高电位。图式简单说明：第1图 系显示一种习知具NMOS树之骨牌式基本闸；第2图 系显示另一种习知具NMOS树之骨牌式基本闸；第3图 系显示本创作较佳实施例之具低功率消耗之NMOS树骨牌式电路。 |
