| 摘要 |
本发明之半导体记忆体测试器系包含一将各预烧测试模式信号解码之测试信号解码器，该预烧测试模式信号系产生一用以控制整条主字元线之第一测试信号和一用以控制次字元线之第二测试信号。当第一和第二测试信号在一禁能状态，该半导体记忆体测试器又包含数个记忆库控制单元，该记忆库控制单元系产生一多重字元线测试模式信号，作为一与一记忆库控制信号对应之多重字元线测试信号，并且依据该多重字元线测试信号使数条字元线同步致能以实行一测试。由于该半导体记忆体测试器减少测试时间和电流消耗，因此当持续进行一以记忆库为基准之多重字元线测试时，可达成一更稳定之电压下降。 |
