| 摘要 |
Устройство загрузки программ и данных конфигурации программируемой логической интегральной микросхемы (ПЛИС), содержащее микропроцессор, FLASH-память, а также ПЛИС CPLD и ПЛИС FPGA, соединенные загрузочными цепями для загрузки данных конфигурации ПЛИС FPGA, шины данных и адреса и управляющие цепи, отличающееся тем, что введены раздельные шины данных и адреса и управляющие цепи, соединяющие соответственно FLASH-память и ПЛИС CPLD, микропроцессор и ПЛИС FPGA, а также последовательная шина между ПЛИС CPLD и микропроцессором для загрузки программ в микропроцессор. |
