| 发明名称 | 运算电路 | ||
| 摘要 | 一种运算电路，包括：NOR电路，用于从包含由多个比特组成的路径度量值的0个或多个高位比特的第一比特组x(6)～x(10)的所有比特中输出1比特反相逻辑OR sf；反相器，用于将第二比特组x(2)～x(5)的每个比特反相，并且输出第三比特组rs(0)～rs(3)；AND电路，用于输出第四比特组ns(0)～ns(3)，其包含计算sf同rs(0)～rs(3)的逻辑AND的结果；和CF输出部分，用于基于ns(0)～ns(3)输出修正因子CF。 | ||
| 申请公布号 | CN101882934A | 申请公布日期 | 2010.11.10 |
| 申请号 | CN201010214650.8 | 申请日期 | 2006.12.20 |
| 申请人 | 恩益禧电子股份有限公司 | 发明人 | 织尾正雄 |
| 分类号 | H03M13/39(2006.01)I;G06F7/483(2006.01)I;H04L1/00(2006.01)I | 主分类号 | H03M13/39(2006.01)I |
| 代理机构 | 中原信达知识产权代理有限责任公司 11219 | 代理人 | 邹璐;樊卫民 |
| 主权项 | 一种运算电路，用于基于Log-MAP算法修正通过Max-Log-MAP算法计算的近似值，该电路包括：第一逻辑电路，其用于在第一比特组上执行逻辑NOR运算，该第一比特组包含由多个比特组成的路径度量值的1个或多个高位比特；第二逻辑电路，其用于将第二比特组的每个比特反相并且输出第三比特组，该第二比特组包含所述路径度量值的1个或多个比特且这些比特比所述路径度量值的所述高位比特的位低；第三逻辑电路，其用于对所述第一逻辑电路的输出比特和所述第三比特组的每个比特执行逻辑AND运算并输出第四比特组；和修正因子输出部分，其用于指数地改变一个与所述第四比特组相关联的值并且将经过改变的值作为修正因子而输出。 | ||
| 地址 | 日本神奈川 | ||