| 主权项 |
一种锁相廻路电路，包括：相位侦测器，其接收一外部时脉讯号以及一反馈时脉讯号，且当所述外部时脉讯号之相位超前于所述反馈时脉讯号之相位时输出上行讯号，且当所述外部时脉讯号之所述相位滞后于所述反馈时脉讯号之所述相位时输出下行讯号；廻路滤波器电路，其回应于所述上行讯号而使控制电压增加，且回应于所述下行讯号而降低所述控制电压；以及压控振荡器电路，其接收所述控制电压且直接产生至少n(其中，n为@sIMGCHAR!d10052.TIF@eIMG!4之整数)个内部时脉讯号；其中，所述压控振荡器电路包括一超环形振荡器，n个内部时脉讯号之频率为所述外部时脉讯号之频率的倍数，所述n个内部时脉讯号之产生非使用一分频器为之，所述n个内部时脉讯号具有彼此不同之相位而相位差是相同的，其中所述n个内部时脉讯号中之至少一者是用以产生所述反馈时脉讯号，所述反馈时脉讯号锁定至所述外部时脉讯号，且其中所述超环形振荡器包括至少两个廻路连接反相电路成环形，所述反相电路中至少一个是被连接到所述至少两个廻路上，而且所述n个内部时脉讯号中之至少一者是经由至少两个所述反相电路之输出讯号联合产生的。如申请专利范围第1项所述之锁相廻路电路，更包括：分频器，其分割所述n个内部时脉讯号中之所述至少一者之频率以产生所述反馈时脉讯号。如申请专利范围第2项所述之锁相廻路电路，所述分频器包括至少一D正反器。如申请专利范围第1项所述之锁相廻路电路，其中所述廻路滤波器电路为类比廻路滤波器电路。如申请专利范围第4项所述之锁相廻路电路，其中所述廻路滤波器电路包括电荷泵以及低通滤波器，所述电荷泵将所述低通滤波器充电或放电以控制所述控制电压之位准，直至在所述锁相廻路电路中完成锁定操作为止。如申请专利范围第1项所述之锁相廻路电路，其中所述压控振荡器电路产生所述反相电路之输出讯号作为所述n个内部时脉讯号。如申请专利范围第6项所述之锁相廻路电路，其中当n=4时，所述反相电路中的两个接收(n/2)个输入，且所述反相电路中的另外两个接收(n/2)-1个输入。如申请专利范围第6项所述之锁相廻路电路，其中当n为大于四之偶数时，所述反相电路之每一个接收(n/2)个输入。如申请专利范围第6项所述之锁相廻路电路，其中当n为大于四之奇数时，所述压控振荡器电路之每一节点接收(n-1)/2个输入。如申请专利范围第6项所述之锁相廻路电路，其中当n为大于四之偶数时，所述反相电路是n＊(n/2)个反相器。如申请专利范围第6项所述之锁相廻路电路，其中当n为大于四之奇数时，所述反相电路是n＊((n-1)/2)个反相器。如申请专利范围第6项所述之锁相廻路电路，其中所述n个反相电路节点中之每一者的相位相差360/n。如申请专利范围第8项所述之锁相廻路电路，其中当n=4时，所述反相电路包括四个节点、六个反相器以及至少三个廻路电路。如申请专利范围第8项所述之锁相廻路电路，其中当n=4时，所述反相电路包括4个节点、八个反相器以及至少七个廻路电路。如申请专利范围第8项所述之锁相廻路电路，其中当n=5时，所述反相电路包括5个节点、十个反相器以及至少八个廻路电路。如申请专利范围第8项所述之锁相廻路电路，其中当n=6时，所述反相电路包括六个节点、18个反相器以及至少八个廻路电路。如申请专利范围第8项所述之锁相廻路电路，其中当n=8时，所述反相电路包括8个节点、32个反相器以及至少八个廻路电路。如申请专利范围第1项所述之锁相廻路电路，其中所述压控振荡器电路产生m＊n个内部时脉讯号(其中，m为@sIMGCHAR!d10053.TIF@eIMG!2之整数)，所述m＊n个内部时脉讯号之频率为所述外部时脉讯号之频率的倍数，且其中所述m＊n个内部时脉讯号中之至少一者是用以产生所述反馈时脉讯号。如申请专利范围第18项所述之锁相廻路电路，所述压控振荡器电路更包括：压控振荡器，其接收所述控制电压且产生n个中间内部时脉讯号；以及n个分频器，其将所述n个中间内部时脉讯号分割为所述m＊n个内部时脉讯号。如申请专利范围第19项所述之锁相廻路电路，其中所述m＊n个内部时脉讯号之频率为所述外部时脉讯号之频率的倍数，所述n个中间内部时脉讯号之频率为所述外部时脉讯号之所述频率的倍数，且所述n个中间内部时脉讯号之频率为所述m＊n个内部时脉讯号之所述频率的倍数。如申请专利范围第1项所述之锁相廻路电路，其中所述压控振荡器电路不包括分频器。一种锁相廻路电路，包括：相位侦测器，其接收外部时脉讯号以及反馈时脉讯号，且当所述外部时脉讯号之相位超前于所述反馈时脉讯号之相位时输出上行讯号，且当所述外部时脉讯号之所述相位滞后于所述反馈时脉讯号之所述相位时输出下行讯号；廻路滤波器电路，其回应于所述上行讯号而使控制电压增加，且回应于所述下行讯号而降低所述控制电压，且包括计数器、数位/类比转换器以及廻路滤波器，所述计数器回应于所述上行讯号而递加计数且回应于所述下行讯号而递减计数以控制所述控制电压之位准，直至在所述锁相廻路电路中完成锁定操作为止；以及压控振荡器电路，其接收所述控制电压且直接产生至少n(其中，n为@sIMGCHAR!d10054.TIF@eIMG!4之整数)个内部时脉讯号；其中，所述压控振荡器电路包括一超环形振荡器，n个内部时脉讯号之频率为所述外部时脉讯号之频率的倍数，所述n个内部时脉讯号之产生非使用一分频器为之，所述n个内部时脉讯号具有彼此不同之相位而相位差是相同的，其中所述n个内部时脉讯号中之至少一者是用以产生所述反馈时脉讯号，所述反馈时脉讯号锁定至所述外部时脉讯号，且其中所述超环形振荡器包括至少两个廻路连接反相电路成环形，所述反相电路中至少一个是被连接到所述至少两个廻路上，而且所述n个内部时脉讯号中之至少一者是经由至少两个所述反相电路之输出讯号联合产生的。如申请专利范围第22项所述之锁相廻路电路，其中所述压控振荡器电路产生m＊n个内部时脉讯号(其中，m为@sIMGCHAR!d10055.TIF@eIMG!2之整数)，所述m＊n个内部时脉讯号之频率为所述外部时脉讯号之频率的倍数，且其中所述m＊n个内部时脉讯号中之至少一者是用以产生所述反馈时脉讯号。如申请专利范围第23项所述之锁相廻路电路，所述压控振荡器电路更包括：压控振荡器，其接收所述控制电压且产生n个中间内部时脉讯号；以及n个分频器，其将所述n个中间内部时脉讯号分割为所述m＊n个内部时脉讯号。如申请专利范围第24项所述之锁相廻路电路，其中所述m＊n个内部时脉讯号之频率为所述外部时脉讯号之频率的倍数，所述n个中间内部时脉讯号之频率为所述外部时脉讯号之所述频率的倍数，且所述n个中间内部时脉讯号之频率为所述m＊n个内部时脉讯号之所述频率的倍数。一种将反馈时脉讯号之相位锁定至外部时脉讯号的方法，包括：接收所述外部时脉讯号以及所述反馈时脉讯号；当所述外部时脉讯号之相位超前于所述反馈时脉讯号之相位时输出上行讯号，且当所述外部时脉讯号之所述相位滞后于所述反馈时脉讯号之所述相位时输出下行讯号；回应于所述上行讯号而使控制电压增加，且回应于所述下行讯号而降低所述控制电压；以及直接产生至少n(其中，n为@sIMGCHAR!d10056.TIF@eIMG!4之整数)个内部时脉讯号；以及自所述n个内部时脉讯号中之至少一者产生所述反馈时脉讯号；其中，所述压控振荡器电路包括一超环形振荡器，n个内部时脉讯号之频率为所述外部时脉讯号之频率的倍数，所述n个内部时脉讯号之产生非使用一分频器为之，所述n个内部时脉讯号具有彼此不同之相位而相位差是相同的，其中所述n个内部时脉讯号中之至少一者是用以产生所述反馈时脉讯号，所述反馈时脉讯号锁定至所述外部时脉讯号，且其中所述超环形振荡器包括至少两个廻路连接反相电路成环形，所述反相电路中至少一个是被连接到所述至少两个廻路上，而且所述n个内部时脉讯号中之至少一者是经由至少两个所述反相电路之输出讯号联合产生的。一种锁相廻路电路，包括：相位侦测器，其接收外部时脉讯号以及反馈时脉讯号，且当所述外部时脉讯号之相位超前于所述反馈时脉讯号之相位时输出上行讯号，且当所述外部时脉讯号之所述相位滞后于所述反馈时脉讯号之所述相位时输出下行讯号；廻路滤波器电路，其回应于所述上行讯号而使控制电压增加，且回应于所述下行讯号而降低所述控制电压；以及压控振荡器电路，其包括至少四个廻路、接收所述控制电压且产生多个内部时脉讯号；其中，所述压控振荡器电路包括一超环形振荡器，n个内部时脉讯号之频率为所述外部时脉讯号之频率的倍数，所述n个内部时脉讯号之产生非使用一分频器为之，所述n个内部时脉讯号具有彼此不同之相位而相位差是相同的，其中所述n个内部时脉讯号中之至少一者是用以产生所述反馈时脉讯号，所述反馈时脉讯号锁定至所述外部时脉讯号，且其中所述超环形振荡器包括至少两个廻路连接反相电路成环形，所述反相电路中至少一个是被连接到所述至少两个廻路上，而且所述n个内部时脉讯号中之至少一者是经由至少两个所述反相电路之输出讯号联合产生的。一种记忆体装置，包括：记忆体单元阵列；锁相廻路电路，其接收外部时脉讯号以及反馈时脉讯号，且包括直接产生至少n(其中，n为@sIMGCHAR!d10057.TIF@eIMG!4之整数)个内部时脉讯号所用之至少一压控振荡器；控制讯号产生器电路，其用于接收所述至少n个内部时脉讯号且产生p个控制讯号(其中，p为@sIMGCHAR!d10058.TIF@eIMG!2之整数)；至少一串行至并行之转换器，其用于回应于所述p个控制讯号中之每一者而接收位元之串行位元流且将所述串行位元流转换为可写入至所述记忆体单元阵列中之并行位元流；以及至少一并行至串行之转换器，其用于回应于所述p个控制讯号中之每一者而自所述记忆体单元阵列接收并行位元流且将所述并行位元流转换为串行位元流；其中所述锁相廻路电路包括：相位侦测器，其接收外部时脉讯号以及反馈时脉讯号，且当所述外部时脉讯号之相位超前于所述反馈时脉讯号之相位时输出上行讯号，且当所述外部时脉讯号之所述相位滞后于所述反馈时脉讯号之所述相位时输出下行讯号；廻路滤波器电路，其回应于所述上行讯号而使控制电压增加，且回应于所述下行讯号而降低所述控制电压；以及压控振荡器电路，其包括至少四个廻路、接收所述控制电压且产生多个内部时脉讯号；其中，所述压控振荡器电路包括一超环形振荡器，n个内部时脉讯号之频率为所述外部时脉讯号之频率的倍数，所述n个内部时脉讯号之产生非使用一分频器为之，所述n个内部时脉讯号具有彼此不同之相位而相位差是相同的，其中所述n个内部时脉讯号中之至少一者是用以产生所述反馈时脉讯号，所述反馈时脉讯号锁定至所述外部时脉讯号，且其中所述超环形振荡器包括至少两个廻路连接反相电路成环形，所述反相电路中至少一个是被连接到所述至少两个廻路上，而且所述n个内部时脉讯号中之至少一者是经由至少两个所述反相电路之输出讯号联合产生的。一种记忆体系统，包括：记忆体模组，其包括多个记忆体装置，每一记忆体装置包括记忆体单元阵列，每一记忆体装置包括：锁相廻路电路，其接收外部时脉讯号以及反馈时脉讯号，且包括直接产生至少n(其中，n为@sIMGCHAR!d10059.TIF@eIMG!4之整数)个内部时脉讯号所用之至少一压控振荡器；控制讯号产生器电路，其用于接收所述至少n个内部时脉讯号且产生p个控制讯号(其中，p为@sIMGCHAR!d10060.TIF@eIMG!2之整数)；至少一串行至并行之转换器，其用于回应于所述p个控制讯号中之每一者而接收m(其中，m为@sIMGCHAR!d10061.TIF@eIMG!1之整数)个位元之串行位元流且将m个位元之所述串行位元流转换为可写入至所述记忆体单元阵列中的并行位元流；以及至少一并行至串行之转换器，其用于回应于所述p个控制讯号中之每一者而自所述记忆体单元阵列接收并行位元流且将所述并行位元流转换为串行位元流；以及记忆体控制器，其将所述外部时脉讯号供应至所述多个记忆体装置中之每一者之所述锁相廻路，且将指令讯号以及位址讯号供应至所述记忆体模组；相位侦测器，其接收外部时脉讯号以及反馈时脉讯号，且当所述外部时脉讯号之相位超前于所述反馈时脉讯号之相位时输出上行讯号，且当所述外部时脉讯号之所述相位滞后于所述反馈时脉讯号之所述相位时输出下行讯号；廻路滤波器电路，其回应于所述上行讯号而使控制电压增加，且回应于所述下行讯号而降低所述控制电压；以及压控振荡器电路，其包括至少四个廻路、接收所述控制电压且产生多个内部时脉讯号；其中，所述压控振荡器电路包括一超环形振荡器，n个内部时脉讯号之频率为所述外部时脉讯号之频率的倍数，所述n个内部时脉讯号之产生非使用一分频器为之，所述n个内部时脉讯号具有彼此不同之相位而相位差是相同的，其中所述n个内部时脉讯号中之至少一者是用以产生所述反馈时脉讯号，所述反馈时脉讯号锁定至所述外部时脉讯号，且其中所述超环形振荡器包括至少两个廻路连接反相电路成环形，所述反相电路中至少一个是被连接到所述至少两个廻路上，而且所述n个内部时脉讯号中之至少一者是经由至少两个所述反相电路之输出讯号联合产生的。 |
