| 主权项 |
一种串列到并列转换器，用来转换串列输入资料成为并列输出资料，其中该串列输入资料与一输入时脉同步，包括：一除频器，用来在频率上对该输入时脉除以一可变除频比率以产生一单一除频后时脉；一串列到并列转换部分，用来转换该串列输入资料成为n位元并列资料，其中n是根据该可变除频比率所决定的一个大于1的整数；一同步部分，用来将该n位元并列资料与该单一除频后时脉取得同步以输出该并列输出资料；以及一形式检测器，用来检测来自储存在串列到并列转换部份之该n位元串列输入资料的一先决位元形式，其中当发现该先决位元形式时，该先决形式检测器产生一重设讯号，其中当该重设讯号产生时，该除频器被重设以开始其除频操作，使得该同步部分输出包含该先决位元形式的该并列输出资料。如申请专利范围第1项所述之串列到并列转换器，其中该串列到并列转换部分系一资料转移电路，用来根据该输入时脉转移该串列输入资料以储存n位元串列输入资料，并用来并列输出该n位元串列输入资料到该同步部分。一种串列到并列转换器，用来转换串列输入资料成为并列输出资料，其中该串列输入资料与一输入时脉同步，包括：一第一级串列到并列转换部分，用来转换该串列输入资料成为与产生自该输入时脉的第一级时脉同步的N位元并列资料，其中N是一个大于1的整数；一除频器，用来在频率上对该第一级时脉除以一可变除频比率以产生一单一除频后时脉；N个第二级串列到并列转换部分，每个部分接收该N位元并列资料的N个位元序列，其中每个该等N个第二级串列到并列转换部分转换一对应的位元序列成为M位元并列资料，其中M是根据该可变除频比率所决定的一个大于1的整数，其中每个该等N个第二级串列到并列转换部分包括一同步部分，用来将该M位元并列资料与该单一除频后时脉取得同步，藉以输出N x M位元同步后并列资料做为该并列输出资料；以及一形式检测器，用来检测来自储存在第一级串列到并列转换部份之该N位元串列输入资料的一先决位元形式，其中当发现该先决位元形式时，该先决形式检测器产生一重设讯号，其中当该重设讯号产生时，该除频器被重设以开始其除频操作，使得该同步部分输出包含该先决位元形式的该并列输出资料。如申请专利范围第3项所述之串列到并列转换器，其中该第一级串列到并列转换部分是一个1：2串列到并列转换部分，根据该输入时脉的上升与下降边缘两者的时序将该串列输入资料分成两个位元序列，其中该第一级时脉是藉由延迟该输入时脉一先决时间所产生。如申请专利范围第3项所述之串列到并列转换器，其中该第一级串列到并列转换部分是一个1：2串列到并列转换部分，包括一个1/2除频器，用来在频率上对该输入时脉除以2以产生该第一级时脉，其中该1：2串列到并列转换部分根据该输入时脉与该第一级时脉将该串列输入资料分成两个位元序列。如申请专利范围第3项所述之串列到并列转换器，其中N等于或大于3，其中该输入时脉是一个多相时脉，用来将该串列输入资料分成N个位元序列。一种串列到并列转换器，用来转换串列输入资料成为并列输出资料，其中该串列输入资料与一输入时脉同步，包括：一第一串列到并列转换部分，用来转换该串列输入资料成为与产生自该输入时脉的一个第一时脉同步的N位元并列资料，其中N是一个大于1的整数；以及复数个串列到并列转换部分，安排在一多级树状结构中，其中包括在每一级的每个串列到并列转换部分接收由包括在前一级之前一个串列到并列转换部分所产生之并列资料的一个对应位元序列，并转换该对应位元序列成为并列资料以输出该并列资料之每个位元序列给包括在后续级之不同的一个后续串列到并列转换部分，如此复数个最终级串列到并列转换部分输出该并列输出资料；其中每一级包括：一除频器，用来在频率上将前一级之第一时脉除以一可变的除频比率以产生一个目前级之第一时脉；以及复数个串列到并列转换部分，每一部分皆包括：一资料转移器，用来转移该串列输入资料以产生n位元并列资料，其中n是根据该可变除频比率所决定的一个大于1的整数；以及一同步部分，用来将该n位元并列资料与该目前级第一时脉取得同步以产生目前级并列资料，其中该目前级并列资料的每个位元序列输出给包括在后续级的一个对应串列到并列转换部分。一种并列到串列转换器，用来转换并列输入资料成为串列输出资料，其中该串列输出资料与一输入同步时脉同步，包括：一除频器，用来在频率上对该输入同步时脉除以一可变的除频比率以产生一单一除频后时脉；一并列资料储存器，用来储存该并列输入资料；一并列资料读取器，用来根据该单一除频后时脉从该并列资料储存器读取n位元并列资料，其中n是根据该可变除频比率所决定的一个大于1的整数；以及一并列到串列转换部分，用来根据该输入同步时脉转换该n位元并列输入资料成为该输出串列资料。一种并列到串列转换器，用来转换并列输入资料成为串列输出资料，其中该串列输出资料与一输入同步时脉同步，包括：一除频器，用来在频率上对一同步时脉除以一可变除频比率以产生一单一除频后时脉，其中该同步时脉是从该输入同步时脉所产生；复数个第一并列到串列转换部分，每一部分皆转换该并列输入资料的不同群组的并列位元以产生一位元序列；以及一第二并列到串列转换部分，用来根据该同步时脉转换每个接收自该等复数个第一并列到串列转换部分的位元序列以根据该输入同步时脉输出该串列输出资料；其中每个该等第一并列到串列转换部分皆包括：一并列资料储存器，用来储存该并列输入资料的对应群组并列位元；一并列资料读取器，用来根据该单一除频后时脉从该并列资料储存器读取n位元并列资料，其中n是根据该可变除频比率所决定的一个大于1的整数；以及一并列到串列转换部分，用来根据该同步时脉转换该n位元并列输入资料成为该位元序列。如申请专利范围第9项所述之并列到串列转换器，其中该第二并列到串列转换部分是一个2：1并列到串列转换部分，根据该输入同步时脉的上升与下降边缘两者的时序转换接收自两个第一并列到串列转换部分的两个位元序列以输出该串列输出资料，其中该同步时脉是藉由延迟该输入同步时脉一先决时间所产生。如申请专利范围第9项所述之并列到串列转换器，其中该第二并列到串列转换部分是一个2：1并列到串列转换部分，包括一1/2除频器，用来在频率上对该输入同步时脉除以2以产生该同步时脉，其中该2：1并列到串列转换部分根据该输入同步时脉与该同步时脉组合接收自两个第一并列到串列转换部分的两个第一位元序列以输出该串列输出资料。如申请专利范围第9项所述之并列到串列转换器，其中该输入同步时脉是一多相时脉，用来组合每个接收自该等复数个第一并列到串列转换部分的该等位元序列以输出该串列输出资料。一种并列到串列转换器，用来转换并列输入资料成为串列输出资料，其中该串列输出资料与一输入同步时脉同步，包括：复数个并列到串列转换部分，安排在一多级树状结构中，使得包括在每一级的每个并列到串列转换部分接收自对应前一级并列到串列转换部分的前位元序列，并转换该等前位元序列成为一个位元序列，并输出给包括在后续级的对应并列到串列转换部分；以及一最终并列到串列转换部分(603)，用来转换每个接收自复数个前一级并列到串列转换部分的位元序列以输出该串列输出资料；其中每一级皆包括：一除频器，用来在频率上对一后续级读取同步时脉除以一可变的除频比率以产生一目前级读取同步时脉，其中该后续级同步时脉是在后续级所产生的一个读取同步时脉；以及复数个并列到串列转换部分，每个部分皆包括：一并列资料储存器，用来储存来自该等对应前一级并列到串列转换部分的前位元序列；一并列资料读取器，用来根据该目前级读取同步时脉从该并列资料储存器读取n位元并列资料，其中n是根据该可变除频比率所决定的一个大于1的整数；以及一并列到串列转换部分，用来根据该后续级读取同步时脉转换该n位元并列资料成为该位元序列。如申请专利范围第1项所述之串列到并列转换器，其中该串列到并列转换部分形成一个差动电路。如申请专利范围第8项所述之并列到串列转换器，其中该并列到串列转换部分形成一个差动电路。 |
