| 主权项 |
一种记忆体晶片，包括：一记忆体子系统，用于储存资料，其包括复数个接脚；一时脉树，将一测试信号源平衡地送出；以及一时序测量电路，接收由该时脉树所送出的该测试信号源，该时序测量电路将该测试信号源针对功能测试进行各别延迟以产生复数延迟后测试信号，该些延迟后测试信号送至该记忆体子系统之该些接脚，比较该些延迟后测试信号的其中两个延迟后测试信号，藉由调整所述两个延迟后测试信号之间的延迟时间量，来得到关于该记忆体子系统的其中一个记忆体交流时序参数。如申请专利范围第1项所述之记忆体晶片，更包括：一控制电路，用于控制该时序测量电路之操作模式与该些延迟后测试信号之延迟量。如申请专利范围第1项所述之记忆体晶片，更包括：一除频器，接收并除频该时序测量电路所输出之一环形振荡器输出信号。如申请专利范围第3项所述之记忆体晶片，其中当该时序测量电路包括复数时序测量单元时，每一个时序测量单元输出一个环形振荡器输出信号，该些时序测量电路之复数环形振荡器输出信号耦接至该除频器，该记忆体晶片更包括：一多工器，耦接至该除频器，用以选择该些时序测量电路之该些环形振荡器输出信号之一。如申请专利范围第1项所述之记忆体晶片，更包括：一输出资料暂存器，接收该记忆体子系统之一输出资料。如申请专利范围第4项所述之记忆体晶片，其中各时序测量单元耦接至该记忆体子系统之该些接脚之一。如申请专利范围第6项所述之记忆体晶片，其中各时序测量单元包括：一开关，根据一开关控制信号而决定该时序测量电路之操作模式；串接之复数级延迟电路，各延迟电路除第一级之输入端耦接至该开关之一输出端，余各级延迟电路之输入瑞耦接前一级之一输出端，且最后一级输出该环形振荡器输出信号；以及一多工器，接收各级延迟电路之输出，并输出该延迟后测试信号至该记忆体子系统之该对应接脚。一种记忆体晶片之时序测量电路，该记忆体晶片包括：一记忆体子系统与将一测试信号源平衡地送出之一时脉树；该时序测量电路包括：复数时序测量单元，各时序测量单元耦接至该记忆体子系统之复数接脚之一以测量该记忆体子系统之记忆体参数；各时序测量单元包括：一开关，具有：一控制端，接收一外部开关控制信号，一第一端，接收该时脉树所送出之该测试信号源，一第二端，接收一外部资料，一第三端，以及一第四端；串接之复数级延迟电路，该些延迟电路之一第一级延迟电路之一输入端耦接至该开关之该第四端，该些延迟电路之最后一级输出一环形振荡器输出信号，该环形振荡器输出信号指示该时序测量电路之一解析度；以及一多工器，具有：一控制端，接收一外部延迟控制信号；复数输入端，分别耦接至该些延迟电路之各输出端；以及一输出端，耦接至该记忆体子系统之该对应接脚；其中该外部开关控制信号控制该时序测量单元之操作模式，以及该外部延迟控制信号控制该测试信号源与该多工器之该输出信号间之一时间差。一种记忆体之测试方法，该方法包括：平衡地送出一测试信号；分别针对功能测试延迟该测试信号以分别产生复数延迟后测试信号，以输入至该记忆体之复数接脚；以及检查该记忆体所输出之一输出资料是否正确，并对输入至该记忆体之该些接脚之该些延迟后测试信号的其中两个延迟后测试信号进行比较，藉由调整所述两个延迟后测试信号之间的延迟时间量，来得到关于该记忆体的其中一个交流时序参数。如申请专利范围第9项所述之方法，更包括：回应于一外部控制信号，将一外部测试资料送至该记忆体，以进行功能测试。如申请专利范围第10项所述之方法，更包括：回应于该外部控制信号，令该记忆体内之一时序测量单元进行一环形振荡，以测量一延迟解析度。如申请专利范围第9项所述之方法，更包括：令输入至该记忆体之一位址接脚之该延迟后测试信号领先于输入至该记忆体之一时脉接脚之该延迟后测试信号，以测量一设定时间参数。如申请专利范围第9项所述之方法，更包括：令输入至该记忆体之一位址接脚之该延迟后测试信号落后于输入至该记忆体之一时脉接脚之该延迟后测试信号，以测量一保持时间参数。 |
