| 摘要 |
La présente invention concerne un procédé de contrôle et de configuration d'une architecture d'un système avionique comportant au moins un calculateur CPU (1,2) et au moins un circuit de calcul FPGA (3,4) hébergeant des fonctions avioniques ou modèles avioniques (M1,M2,M3), ledit procédé étant dédié à optimiser l'exécution des traitements de fonctions tests, notamment sur bancs de tests, en reconfigurant si nécessaire ladite architecture, caractérisé en ce qu'il consiste : - a) à utiliser un ensemble de règles d'exécution (R1) pour les processus exécutés sur le (les) circuit(s) de calcul FPGA (3,4) et sur le(s) calculateur(s) CPU (1,2), - b) à surveiller des paramètres pertinents sur l'état général du système avionique en fonction des règles d'exécution (R1), - c) à générer une alerte lorsqu'un paramètre n'est pas conforme aux règles d'exécution (R1) et selon d) à vérifier l'alerte générée, - e) à valider ou invalider l'alerte ainsi générée et vérifiée, - f) à reconfigurer de manière dynamique et automatique l'architecture du système avionique en cas de validation de l'alerte, ou selon g) à revenir à l'étape a) en cas d'invalidation de l'alerte. |
