混合模式锁相回路与线性相位修正单元

摘要

混合模式锁相回路，包括一类比相位修正路径与一数位频率修正路径。类比相位修正路径包括一线性相位修正单元。数位频率修正路径包括一数位积分路径电路。

主权项

一种混合模式锁相回路，包括：一类比相位修正路径，包括一线性相位修正单元；以及一数位频率修正路径，包括一数位积分路径电路；其中所述数位频率修正路径在一数位域中追踪一参考时脉的频率，且所述线性相位修正单元产生一相位错误信号以用于改变所述数位频率修正路径的输出的相位。如申请专利范围第1项所述之混合模式锁相回路，其中上述数位频率修正路径更包括一起停式(bang-bang)相位频率侦测器(phase frequency detector，PFD)耦接至上述数位积分路径电路。如申请专利范围第1项所述之混合模式锁相回路，其中上述数位频率修正路径更包括一数位控制振荡器(digital controlled oscillator，DCO)耦接至上述数位积分路径电路。如申请专利范围第3项所述之混合模式锁相回路，其中上述数位控制振荡器为一环型振荡器或一电感电容振荡器。如申请专利范围第3项所述之混合模式锁相回路，其中上述数位控制振荡器系由上述数位积分路径电路与上述线性相位修正单元所控制。如申请专利范围第5项所述之混合模式锁相回路，其中上述数位控制振荡器具有两输入端分别耦接至上述数位积分路径电路与上述线性相位修正单元。如申请专利范围第1项所述之混合模式锁相回路，更包括一交流耦合电容耦接于上述线性相位修正单元与上述数位频率修正路径之间。如申请专利范围第1项所述之混合模式锁相回路，其中上述类比相位修正路径更包括一相位频率侦测器(phase frequency detector，PFD)耦接至上述线性相位修正单元。如申请专利范围第8项所述之混合模式锁相回路，其中上述线性相位修正单元包括一变容二极体(Varactor)耦接至上述相位频率侦测器并由上述相位频率侦测器所控制。如申请专利范围第8项所述之混合模式锁相回路，其中上述线性相位修正单元包括一偏压电路、具有两端点耦接至上述偏压电路之一变容二极体、以及一电流源电路动态提供一上拉电流或一下拉电流至上述偏压电路。如申请专利范围第10项所述之混合模式锁相回路，其中上述偏压电路包括一低通滤波器(low pass filter，LPF)电路。如申请专利范围第8项所述之混合模式锁相回路，其中上述线性相位修正单元包括一第一与一第二偏压电路、具有两端点分别耦接至上述第一与上述第二偏压电路之一变容二极体、以及一第一与一第二电流源电路分别用以动态提供一上拉电流或一下拉电流至上述第一与上述第二偏压电路。如申请专利范围第12项所述之混合模式锁相回路，其中上述第一与上述第二偏压电路具有相同配置并且上述第一与上述第二电流源电路具有相同配置。如申请专利范围第12项所述之混合模式锁相回路，其中上述第一与上述第二偏压电路之至少一者包括一低通滤波器电路。一种线性相位修正单元，用于一锁相回路(phase locked loop，PLL)，包括：一偏压电路；一变容二极体(Varactor)，具有两端点耦接至上述偏压电路；以及一电流源电路，用以动态提供一上拉电流或一下拉电流至上述偏压电路。如申请专利范围第15项所述之线性相位修正单元，其中上述偏压电路包括一低通滤波器电路。一种线性相位修正单元，用于一锁相回路(phase locked loop，PLL)，包括：一第一与一第二偏压电路；一变容二极体，具有两端点分别耦接至上述第一与上述第二偏压电路；以及一第一与一第二电流源电路，分别用以动态提供一上拉电流或一下拉电流至上述第一与上述第二偏压电路。如申请专利范围第17项所述之线性相位修正单元，其中上述第一与上述第二偏压电路具有相同配置并且上述第一与上述第二电流源电路具有相同配置。如申请专利范围第17项所述之线性相位修正单元，其中上述第一与上述第二偏压电路之至少一者包括一低通滤波器电路。一种线性相位修正单元，用于一锁相回路(phase locked loop，PLL)，包括：一变容二极体(Varactor)，具有两端点，其中上述变容二极体的一端与另一端分别由一相位频率侦测器(phase frequency detector，PFD)之一相位上(phase up)信号与一相位下(phase down)信号所控制。