多埠半导体记忆装置

摘要

当为同一行存取时，字元线WLA及WLB的电压准位设定为电源电压VDD-Vtp。另一方面，当为其他行存取时，字元线WLA或WLB的电压准位设定为电源电压VDD。藉此，当两方的连接埠PA,PB同时对同一行进行存取时，可藉由将字元线WLA,WLB的电压准位设定为电源电压VDD-Vtp来抑制记忆体单元的驱动电流量，以防止电晶体的电流比变小。于是结果为，可防止SNM的恶化。

主权项

一种半导体记忆装置，包括：记忆体阵列，具有配置成行列状的复数个记忆体单元；第一及第二连接埠，执行相互独立之输出入讯号的收发；及选择电路，可根据分别对上述第一及第二连接埠输入的位址同时对上述记忆体阵列进行存取；其特征在于：上述记忆体阵列包含：分别对应记忆体单元行而设置的复数个第一及第二字元线；及分别对应记忆体单元列而设置的复数个第一及第二位元线；各上述记忆体单元包含：正反器电路，根据所要记忆的资料，将第一及第二记忆节点分别设定为第一及第二电位准位的一方和另一方；第一闸极电晶体，电性连接对应之第一字元线和闸极并电性连接对应之第一位元线和上述正反器电路；及第二闸极电晶体，电性连接对应之第二字元线和闸极并电性连接对应之第二位元线和上述正反器电路；上述选择电路包含：第一及第二行解码器，分别对应上述第一及第二连接埠而设置并根据所输入之位址分别输出行选取指示；及复数个字元驱动器，分别对应记忆体单元行而设置并分别驱动根据来自第一及第二行解码器的行选取结果来对应的第一及第二字元线；在各上述字元驱动器中，当从上述第一及第二行解码器的一方接收行选取指示的输入时，将与一方对应的字元线的电压准位设定为第一电压准位，当从上述第一及第二行解码器这两方接收行选取指示的输入时，分别将第一及第二字元线的电压准位设定为比上述第一电压准位低的第二电压准位。如申请专利范围第1项之半导体记忆装置，其中，各上述字元驱动器包含：第一及第二字元驱动器单元，分别对应对应之第一及第二字元线而设置并回应分别从上述第一及第二行解码器输入的行选取指示以将上述对应之第一及第二字元线的电压准位设定为第一及第二电压准位中的任何一方；及检测电路，检测来自上述第一及第二行解码器这两方的行选取指示的输入并将上述对应之第一及第二字元线的电压准位设定为第二电压准位以对上述第一及第二字元驱动器单元进行指示。一种半导体记忆装置，包括：记忆体阵列，具有配置成行列状的复数个记忆体单元；第一及第二连接埠，执行相互独立之输出入讯号的收发；及选择电路，可根据分别对上述第一及第二连接埠输入的位址同时对上述记忆体阵列进行存取；其特征在于：上述记忆体阵列包含：分别对应记忆体单元行而设置的复数个第一及第二字元线；及分别对应记忆体单元列而设置的复数个第一及第二位元线；各上述记忆体单元包含：正反器电路，根据所要记忆的资料，将第一及第二记忆节点分别设定为第一及第二电位准位的一方和另一方；第一闸极电晶体，电性连接对应之第一字元线和闸极并电性连接对应之第一位元线和上述正反器电路；及第二闸极电晶体，电性连接对应之第二字元线和闸极并电性连接对应之第二位元线和上述正反器电路；其进一步包括分别对应记忆体单元行而设置并对分别对应之记忆体单元行中所包含的各记忆体单元的上述正反器电路供给动作电压的电源线；上述选择电路包含：第一及第二行解码器，分别对应上述第一及第二连接埠而设置并根据所输入之位址分别输出行选取指示；及复数个字元驱动器，分别对应记忆体单元行而设置并分别驱动根据来自第一及第二行解码器的行选取结果来对应的第一及第二字元线，同时，驱动对应之电源线；在各上述字元驱动器中，当从上述第一及第二行解码器的一方接收行选取指示的输入时，将对应之电源线的电压准位设定为第一电压准位，当从上述第一及第二行解码器这两方接收行选取指示的输入时，将上述对应之电源线的电压准位设定为比上述第一电压准位高的第二电压准位。如申请专利范围第3项之半导体记忆装置，其中，各上述字元驱动器包含：第一及第二字元驱动器单元，分别对应对应之第一及第二字元线而设置并回应分别从上述第一及第二行解码器输入的行选取指示以将上述对应之第一及第二字元线的电压准位设定为上述第一电压准位；及电压切换电路，对应对应之电源线而设置并检测来自上述第一及第二行解码器这两方的行选取指示的输入，同时，将上述对应之电源线的电压准位从上述第一电压准位切换为第二电压准位。一种半导体记忆装置，包括：记忆体阵列，具有配置成行列状的复数个记忆体单元；第一及第二连接埠，执行相互独立之输出入讯号的收发；及选择电路，可根据分别对上述第一及第二连接埠输入的位址同时对上述记忆体阵列进行存取；其特征在于：上述记忆体阵列包含：分别对应记忆体单元行而设置的复数个第一及第二字元线；及分别对应记忆体单元列而设置的复数个第一及第二位元线；各上述记忆体单元包含：正反器电路，根据所要记忆的资料，将第一及第二记忆节点分别设定为第一及第二电位准位的一方和另一方；第一闸极电晶体，电性连接对应之第一字元线和闸极并电性连接对应之第一位元线和上述正反器电路；及第二闸极电晶体，电性连接对应之第二字元线和闸极并电性连接对应之第二位元线和上述正反器电路；上述选择电路包含：第一及第二行解码器，分别对应上述第一及第二连接埠而设置并根据所输入之位址分别输出行选取指示；及复数个字元驱动器，分别对应记忆体单元行而设置并分别驱动根据来自第一及第二行解码器的行选取结果来对应的第一及第二字元线；在各上述字元驱动器中，当从上述第一及第二行解码器的一方接收行选取指示的输入时，驱动与一方对应的字元线，当从上述第一及第二行解码器这两方接收行选取指示的输入时，仅驱动上述第一字元线。如申请专利范围第5项之半导体记忆装置，其中，各上述字元驱动器包含：第一及第二字元驱动器单元，分别对应对应之第一及第二字元线而设置并回应分别从上述第一及第二行解码器输入的行选取指示以在既定的电压准位上驱动上述对应之第一及第二字元线，其中上述第二字元驱动器单元包括：停止装置，检测来自上述第一及第二行解码器这两方的行选取指示的输入并停止上述第二字元线的驱动。如申请专利范围第5项之半导体记忆装置，其中，进一步包括：位址比较电路，判断分别对上述第一及第二连接埠输入的位址是否为与同一记忆体单元行对应的位址；及短路电路，分别对应记忆体单元列而设置并使分别根据上述位址比较电路的判断结果来对应的第一及第二位元线短路。如申请专利范围第5项之半导体记忆装置，其中，进一步包括：第一及第二读取写入电路，分别对应上述第一及第二连接埠而设置并分别电性连接上述复数个第一及第二位元线以执行资料读取及资料写入；位址比较电路，判断分别对上述第一及第二连接埠输入的位址是否为与同一记忆体单元行对应的位址；及切换电路，对应上述第一及第二读取写入电路中任何一方而设置并将和根据上述位址比较电路的判断结果来对应之那方的位元线的电性连接切换为和另一方的位元线的电性连接。