分裂闸极反及闸快闪记忆体结构及阵列、其规划、抹除及读取方法、以及其制造方法

摘要

一分裂闸极反及闸快闪记忆体结构被形成于一第一传导型之半导体基体上。该反及闸结构包含有于该基体中第二传导型之第一区域以及于该基体中自该第一区域分开之第二传导型式之第二区域。一连续的第一通道区域被形成在该第一区域和该第二区域之间。多数个浮动闸极彼此分开而各被置放在通道区域分隔部份之上。多数个控制闸极各相关联于并且相邻至一浮动闸极。各个控制闸极具有二部份：一第一部份在通道区域部份之上以及一第二部份在相关联的浮动闸极之上并且电容地耦合至该处。