一种基于自对准工艺的平面应变BiCMOS集成器件及制备方法

摘要

本发明公开了一种基于自对准工艺的应变平面BiCMOS集成器件及制备方法，首先在衬底片上制备埋层，生长N型Si外延，制备深槽隔离和集电极接触区，湿法刻蚀出基区窗口，选择性生长SiGe基区，淀积N型Poly-Si，去除掉发射极以外的Poly-Si，形成SiGe HBT器件；刻蚀出NMOS和PMOS器件有源区深槽，在槽中分别选择性外延生长：P型Si层、P型SiGe渐变层、P型SiGe层等作为NMOS器件有源区和N型Si层、N型应变SiGe层、N型Si帽层作为PMOS器件有源区；制备虚栅极与侧墙，自对准形成NMOS和PMOS器件源漏；制备栅极，形成CMOS结构，最终制成应变BiCMOS集成器件及电路；该方法充分利用电子迁移率高的张应变Si和空穴迁移率高的压应变SiGe分别作为NMOS和PMOS器件的导电沟道，有效地提高了BiCMOS集成电路的性能。

主权项

一种基于自对准工艺的应变BiCMOS集成器件的制备方法，其特征在于，包括如下步骤：第一步、选取掺杂浓度为5×10¹⁴～5×10¹⁵cm^‑3的P型Si片作为衬底；第二步、在衬底表面热氧化一厚度为300～500nm的SiO₂层，光刻埋层区域，对埋层区域进行N型杂质的注入，并在800～950℃，退火30～90min激活杂质，形成N型重掺杂埋层区域；第三步、去除表面多余的氧化层，在衬底上生长一层厚度为1.5～2μm的N型Si外延层，作为集电区，该N型Si外延层掺杂浓度为1×10¹⁶～1×10¹⁷cm^‑3；第四步、利用化学汽相淀积(CVD)的方法，在600～800℃，在外延Si层表面淀积一层厚度为300～500nm的SiO₂层，光刻深槽隔离，在深槽隔离区域干法刻蚀出深度为3～4μm的深槽，再利用化学汽相淀积(CVD)方法，600～800℃，在深槽内填充SiO₂；最后，用化学机械抛光(CMP)方法，去除表面多余的氧化层，形成深槽隔离；第五步、利用化学汽相淀积(CVD)的方法，在600～800℃，在外延Si层表面淀积一层厚度为500～700nm的SiO₂层，光刻集电极接触区窗口，对衬底进行磷注入，使集电极接触区掺杂浓度为1×10¹⁹～1×10²⁰cm^‑3，形成集电极接触区域，再将衬底在950～1100℃温度下，退火15～120s，进行杂质激活；第六步、刻蚀掉衬底表面的氧化层，利用化学汽相淀积(CVD)方法，在600～800℃，在衬底表面淀积二层材料：第一层为SiO₂层，厚度为20～40nm；第二层为P型Poly‑Si层，厚度为200～400nm，掺杂浓度为1×10²⁰～1×10²¹cm^‑3；第七步、光刻Poly‑Si，形成外基区，利用化学汽相淀积(CVD)方法，在600～800℃，在衬底表面淀积SiO₂层，厚度为200～400nm，利用化学机械抛光(CMP)的方法去除Poly‑Si表面的SiO₂；第八步、利用化学汽相淀积(CVD)方法，在600～800℃，淀积一SiN层，厚度为50～100nm，光刻发射区窗口，刻蚀掉发射区窗口内的SiN层和Poly‑Si层；再利用化学汽相淀积(CVD)方法，在600～800℃，在衬底表面淀积一SiN层，厚度为10～20nm，干法刻蚀掉发射窗SiN，形成侧墙；第九步、利用湿法刻蚀，对窗口内SiO₂层进行过腐蚀，形成基区区域，利用化学汽相淀积(CVD)方法，在600～750℃，在基区区域选择性生长SiGe基区，Ge组分为15～25％，掺杂浓度为5×10¹⁸～5×10¹⁹cm^‑3，厚度为20～60nm；第十步、利用化学汽相淀积(CVD)方法，在600～800℃，在衬底表面淀积Poly‑Si，厚度为200～400nm，再对衬底进行磷注入，并利用化学机械抛光(CMP)去除发射极以外表面的Poly‑Si，形成发射极；第十一步、利用化学汽相淀积(CVD)方法，在600～800℃，在衬底表面淀积SiO₂层，在950～1100℃温度下，退火15～120s，进行杂质激活；在衬底表面利用化学汽相淀积(CVD)的方法，在600～800℃，淀积一SiO₂层；第十二步、光刻NMOS器件有源区，利用干法刻蚀工艺，在NMOS器件有源区刻蚀出深度为1.92～2.82μm的深槽；然后在深槽中，利用化学汽相淀积(CVD)的方法，在600～750℃，连续生长四层材料：第一层是厚度为200～400nm的P型Si缓冲层，掺杂浓度为5×10¹⁵～5×10¹⁶cm^‑3；第二层是厚度为1.5～2μm的P型SiGe渐变层，底部Ge组分是0％，顶部Ge组分是15～25％，掺杂浓度为5×10¹⁵～5×10¹⁶cm^‑3；第三层是Ge组分为15～25％，厚度为200～400nm的P型SiGe层，掺杂浓度为5×10¹⁶～5×10¹⁷cm^‑3；第四层是厚度为15～20nm的P型应变Si层，掺杂浓度为5×10¹⁶～5×10¹⁷cm^‑3作为NMOS器件的沟道，形成NMOS器件有源区；第十三步、利用化学汽相淀积(CVD)的方法，在600～800℃，在衬底表面淀积一层SiO₂，光刻PMOS器件有源区，利用干法刻蚀工艺，在PMOS器件有源区刻蚀出深度为1.92～2.82μm的深槽；然后在深槽中利用化学汽相淀积(CVD)的方法，在600～750℃，选择性外延生长三层材料：第一层是厚度为1.9～2.8μm的N型弛豫Si层，掺杂浓度为5×10¹⁶～5×10¹⁷cm^‑3；第二层是厚度为12～15nm的N型应变SiGe层，掺杂浓度为5×10¹⁶～5×10¹⁷cm^‑3，Ge组分为15～25％；第三层是厚度为3～5nm的本征弛豫Si层，形成PMOS器件有源区，利用湿法腐蚀，刻蚀掉表面的层SiO₂；第十四步、利用化学汽相淀积(CVD)的方法，在600～800℃，在衬底表面淀积一层厚度为3～5nm的SiO₂，作为NMOS器件和PMOS器件的栅介质层，然后再利用化学汽相淀积(CVD)方法，在600～800℃，在衬底表面淀积一层厚度为200～300nm的Poly‑Si，刻蚀Poly‑Si和SiO₂层，形成NMOS器件和PMOS器件的虚栅；第十五步、光刻NMOS器件有源区，对NMOS器件进行N型离子注入，形成掺杂浓度为1～5×10¹⁸cm^‑3的N型轻掺杂源漏结构(N‑LDD)；光刻PMOS器件有源区，对PMOS器件进行P型离子注入，形成掺杂浓度为1～5×10¹⁸cm^‑3的P型轻掺杂源漏结构(P‑LDD)；第十六步、利用化学汽相淀积(CVD)的方法，在600～800℃，在衬底表面上淀积一层厚度为3～5nm的SiO₂，利用干法刻蚀，刻蚀衬底表面上的SiO₂，保留Ploy‑Si侧壁部分，形成NMOS器件和PMOS器件栅电极侧墙；光刻NMOS器件有源区，对NMOS器件进行N型离子注入，自对准生成杂质浓度为5×10¹⁹～1×10²⁰cm^‑3的NMOS器件源漏区；光刻PMOS器件有源区，对PMOS器件进行P型离子注入，自对准生成杂质浓度为5×10¹⁹～1×10²⁰cm^‑3的PMOS器件源漏区；第十七步、利用化学汽相淀积(CVD)的方法，在600～800℃，在衬底表面淀积一层厚度为400～500nm的SiO₂层；利用化学机械抛光(CMP)方法平整表面，再用干法刻蚀工艺刻蚀表面SiO₂至虚栅上表面，露出虚栅；湿法刻蚀虚栅，在栅电极处形成一个凹槽；利用化学汽相淀积(CVD)的方法，在600～800℃，在衬底表面淀积一层SiON，厚度为1.5～5nm；利用物理气相沉积(PVD)的方法，淀积W‑TiN复合栅，利用化学机械抛光(CMP)方法去掉表面的金属，以W‑TiN复合栅作为化学机械抛光(CMP)的终止层，从而形成NMOS器件和PMOS器件栅极；第十八步、利用化学汽相淀积(CVD)方法，在600～800℃，在衬底表面淀积SiO₂层，光刻引线窗口，在整个衬底上溅射一层金属合金，自对准形成金属硅化物，清洗表面多余的金属，淀积金属，光刻引线，形成MOS器件的漏极、源极和栅极以及双极器件的发射极、基极和集电极金属引线，构成导电沟道为22～45nm的基于自对准工艺的平面应变BiCMOS集成器件。