一种混合晶面双应变硅基CMOS集成器件及制备方法

摘要

本发明公开了混合晶面双应变硅基CMOS集成器件及制备方法，其过程为：制备一片SOI衬底，上层基体材料为（110）晶面，下层基体材料为（100）晶面；在600～800℃，在NMOS区域刻蚀出深槽，选择性生长晶面为（100）的应变Si外延层，在该外延层上制备应变Si沟道NMOS；在除NMOS有源区外的区域，选择性生长晶面为（110）的应变SiGe外延层，在该外延层上制备沟道的压应变SiGe沟道PMOS；光刻引线，构成导电沟道为22～45nm的混合晶面CMOS集成电路。本发明充分了利用张应变Si材料电子迁移率高于体Si材料和压应变SiGe材料电子迁移率高于体Si材料以及迁移率各向异性的特点，基于SOI衬底，制备出了性能增强的混合晶面双应变Si基CMOS集成器件及电路。

主权项

一种混合晶面双应变硅基CMOS集成器件及电路的制备方法，其特征在于，该混合晶面双应变硅基CMOS集成器件及电路的制备方法包括如下步骤：第一步、选取两片Si片，一块是N型掺杂浓度为1～5×10¹⁵cm^‑3的Si(110)衬底片，作为上层基体材料，另一块是P型掺杂浓度为1～5×10¹⁵cm^‑3的Si(100)衬底片，作为下层基体材料，对两片Si片表面进行氧化，氧化层厚度为0.5～1μm，采用化学机械抛光(CMP)工艺对两个氧化层表面进行抛光；第二步、对上层基体材料中注入氢，并将两片Si片氧化层相对置于超高真空环境中在350～480℃的温度下实现键合；将键合后的Si片温度升高100～200℃，使上层基体材料在注入的氢处断裂，对上层基体材料多余的部分进行剥离，保留100～200nm的Si材料，并在其断裂表面进行化学机械抛光(CMP)，形成SOI衬底；第三步、利用化学汽相淀积(CVD)方法，在600～800℃，在衬底表面淀积一层SiO₂，光刻NMOS有源区，利用干法刻蚀工艺，在NMOS有源区，刻蚀出深度为1.5～2.5μm的深槽，将中间的氧化层刻透；利用化学汽相淀积(CVD)方法，在600～750℃，在(100)晶面衬底的NMOS有源区上选择性外延生长四层材料：第一层是厚度为200～400nm的P型Si缓冲层，掺杂浓度为1～5×10¹⁵cm^‑3；第二层是厚度为1.3～2.1nm的P型SiGe渐变层，该层底部Ge组分是0％，顶部Ge组分是15～25％，掺杂浓度为1～5×10¹⁵cm^‑3；第三层是Ge组分为15～25％，厚度为200～400nm的P型SiGe层，掺杂浓度为0.5～5×10¹⁷cm^‑3，第四层是厚度为8～20nm的P型应变Si层，掺杂浓度为0.5～5×10¹⁷cm^‑3，作为NMOS的沟道；利用湿法腐蚀，刻蚀掉表面的层SiO₂；第四步、利用化学汽相淀积(CVD)方法，在600～800℃，在衬底表面淀积一层SiO₂，光刻NMOS以外区域，利用化学汽相淀积(CVD)方法，在600～750℃，在PMOS有源区上选择性外延生长三层材料：第一层是厚度为200～400nm的N型Si缓冲层，掺杂浓度为0.5～5×10¹⁷cm^‑3，第二层是厚度为8～20nm的N型SiGe应变层，Ge组分是15～25％，掺杂浓度为0.5～5×10¹⁷cm^‑3，作为PMOS的沟道；第三层是厚度为3～5nm的本征弛豫Si帽层，形成PMOS有源区；利用湿法腐蚀，刻蚀掉表面的层SiO₂；第五步、利用化学汽相淀积(CVD)方法，在600～800℃，在衬底表面淀积一层SiO₂，光刻隔离区，利用干法刻蚀工艺，在隔离区刻蚀出深度为2.5～3.5μm的深槽，利用化学汽相淀积(CVD)方法，在600～800℃，在衬底表面淀积一层SiO₂和一层SiN，将深槽内表面全部覆盖，最后淀积SiO₂将深槽内填满，形成深槽隔离；第六步、光刻场氧区，利用干法刻蚀工艺，在场氧区刻蚀出深度为0.3～0.5μm的浅槽；再利用化学汽相淀积(CVD)方法，在600～800℃，在浅槽内填充SiO₂；最后，用化学机械抛光(CMP)方法，除去多余的氧化层，形成浅槽隔离；第七步、在300～400℃，在有源区上用原子层化学汽相淀积(ALCVD)的方法淀积HfO₂层，厚度为6～10nm，作为NMOS和PMOS的栅介质，再利用化学汽相淀积(CVD)方法，在600～750℃，在栅介质层上淀积一层厚度为100～500nm的本征Poly‑SiGe作为栅电极，Ge组分为10～30％；光刻NMOS与PMOS栅介质与栅多晶，形成栅极；第八步、光刻NMOS有源区，对NMOS有源区进行N型离子注入，形成掺杂浓度为1～5×10¹⁸cm^‑3的N型轻掺杂源漏结构(N‑LDD)区域；光刻PMOS有源区，对PMOS有源区进行P型离子注入，形成掺杂浓度为1～5×10¹⁸cm^‑3的P型轻掺杂源漏结构(P‑LDD)区域；第九步、利用化学汽相淀积(CVD)方法，在600～800℃，在整个衬底上淀积一厚度为3～5nm的SiO₂层，用干法刻蚀掉这层SiO₂，形成NMOS和PMOS栅极侧墙；第十步、光刻NMOS有源区，在NMOS有源区进行N型离子注入，自对准生成NMOS的源区、漏区和栅极；光刻PMOS有源区，在PMOS有源区进行N型离子注入，自对准生成PMOS的源区、漏区和栅极；第十一步、在整个衬底上用化学汽相淀积(CVD)方法，在600～800℃，淀积300～500nm厚的SiO₂层；光刻出引线窗口，在整个衬底上溅射一层金属钛(Ti)合金，自对准形成金属硅化物，清洗表面多余的金属，形成NMOS与PMOS电极金属接触；溅射金属，光刻引线，构成导电沟道为22～45nm的CMOS集成器件及电路。