发明名称 |
排序加速处理器、方法、系统和指令 |
摘要 |
一方面的处理器包括多个紧缩数据寄存器以及用于解码指令的解码单元。该指令可以指示包括至少四个数据元素的第一源紧缩数据,用于指示包括至少四个数据元素的第二源紧缩数据,并且用于指示目的地存储位置。执行单元与紧缩数据寄存器和解码单元耦合。响应于该指令,执行单元用于将结果紧缩数据存储在目的地存储位置中。结果紧缩数据可以包括可以标识第一和第二源紧缩数据中相应数据元素位置的至少四个索引。索引可以存储在结果紧缩数据中表示第一和第二源紧缩数据中相应数据元素的经排序次序的位置中。 |
申请公布号 |
CN104951401A |
申请公布日期 |
2015.09.30 |
申请号 |
CN201510090544.6 |
申请日期 |
2015.02.28 |
申请人 |
英特尔公司 |
发明人 |
S·格伦;V·克拉斯诺夫 |
分类号 |
G06F12/02(2006.01)I;G06F17/30(2006.01)I |
主分类号 |
G06F12/02(2006.01)I |
代理机构 |
上海专利商标事务所有限公司 31100 |
代理人 |
姬利永 |
主权项 |
一种处理器,包括:多个紧缩数据寄存器;解码单元,用于解码指令,所述指令用于指示包括第一组至少四个数据元素的第一源紧缩数据,用于指示包括第二组至少四个数据元素的第二源紧缩数据,并且用于指示目的地存储位置;执行单元,与所述紧缩数据寄存器和所述解码单元耦合,所述执行单元响应于所述指令用于将结果紧缩数据存储在所述目的地存储位置,所述结果紧缩数据包括至少四个索引,所述索引用于标识所述第一和第二源紧缩数据中的相应数据元素位置,以及所述索引被存储在所述结果紧缩数据中的表示所述第一和第二源紧缩数据中的相应数据元素的经排序的次序的位置中。 |
地址 |
美国加利福尼亚州 |