译码迭代次数约束下累积无率码的优化设计方法

摘要

本发明公开了一种译码迭代次数约束下累积无率码的优化设计方法。本发明考虑到译码复杂度和码率的折中，基于外部信息转移(extrinsic information transfer,EXIT)图的渐近收敛分析，提出一种有限译码迭代次数约束下的非系统累积无率(accumulate rateless,AR)码的优化设计方法，并给出此优化问题的数学模型。通过求解该优化问题可以得到任一译码迭代次数约束下纠错性能最好的非系统AR码的编码度分布函数。在有限的译码迭代次数下，所提出的方法设计的编码能获得更好的纠错性能，且译码迭代次数越小，性能优势越明显。这种方法在编码设计时考虑了译码迭代次数，在译码复杂度和译码时延受限的实际应用中有着重要的意义。

主权项

译码迭代次数约束下累积无率码的优化设计方法，累积无率码的译码器包括变量节点译码器(VND)，校验节点译码器(CND)和累加器译码器(ACC)，将ACC和CND作为一个译码单元，即ACC&CND译码器，累积无率码使用置信传播(BP)译码算法进行译码，译码迭代次数对BP译码算法的译码复杂度有着至关重要的影响，其特征在于：非系统累积无率码使用BP译码算法译码时，进行L次迭代后的平均误比特率P_e如下式：$P_e=Q\left(\frac{\sqrt{d_s{\left[J^{-1}\left(y^{\left(L\right)}\right)\right]}^2}}{2}\right)---\left(1\right)$其中，d_s表示信息节点的度数；y＝f(x)定义为ACC&CND的EXIT函数，x表示ACC&CND的先验输入互信息I_A,ACC&CND，y表示ACC&CND的输出互信息I_E,ACC&CND；y^(L)表示L次译码迭代后ACC&CND的输出互信息；另外，由EXIT原理可知，L次译码迭代后，度为d_s的信息节点的对数似然比值服从对称高斯分布其中${\sigma }_L^2=d_s[J^{-1}\left(y^{\left(L\right)}\right){]}^2;$Q(·)定义为$Q\left(a\right)={\int }_a^{\infty }\frac{1}{\sqrt{2\pi }}{e}^{-\frac{y^2}{2}}\mathrm{dy}---\left(2\right)$在L一定时，只需要求得经L次迭代后的平均误比特率P_e的最小值，就可以使得非系统累积无率码经过一定的译码迭代次数后的错误概率最小；由于J^‑1(·)是一个连续单调递增函数，而Q(·)是一个连续单调递减函数，最小化P_e等价于在L次迭代后使译码器间传递的信息y^(L)最大化；据此，有限译码迭代次数约束下最大化译码器间传递信息的优化问题可表述如下：$\begin{array}{cc}\underset{\rho \left(x\right)}{\max }& y^{\left(L\right)}\end{array}$s.t.g(y)>f^‑1(y),y∈[0,1)${\rho }_1>\frac{ϵ}{1-J\left(\sqrt{[J^{-1}(1-J\left({\sigma }_{\mathrm{Lch}}\right)){]}^2}\right)},ϵ>0$$\underset{j}{\Sigma }{\rho }_j=\mathrm{1,0}\le {\rho }_j\le 1---\left(3\right)$x⁽⁰⁾＝0,y⁽⁰⁾＝f(x⁽⁰⁾)x^(l)＝g(y^(l‑1)),l＝1,2,...Ly^(l)＝f(x^(l))，l＝1,2,...L其中，表示优化的校验节点度分布，ρ_j表示度为j的校验节点连接的边占所有边的比例，d_c表示校验节点的最大度；x＝g(y)定义为VND的EXIT函数，x表示VND的输出互信息I_E,VND，y表示VND的先验输入互信息I_A,VND；f^‑1(y)表示ACC&CND的先验输入互信息I_A,ACC&CND；ε为任意小的正数；f(x)表示ACC&CND的输出互信息I_E,ACC&CND；σ_Lch表示信道对数似然比值的方差；在上式中，所有的约束条件关于ρ_j都是线性的；通过求解该优化问题可以得到任一译码迭代次数约束下纠错性能最好的累积无率码的校验节点度分布。