一种模拟前端芯片的在线调节控制器

摘要

一种模拟前端芯片的在线调节控制器，包括串并转换模块、格式转换及扇出模块、接收读出寄存器数据模块。串并转换模块对外部输入的串口数据进行串并转换，输出并行数据及对应的并行数据使能信号至格式转换及扇出模块。格式转换及扇出模块根据输入的并行数据和对应的并行数据使能信号，输出满足AFE芯片要求的三线串口时序信号，即在线调节AFE芯片Sclk信号、在线调节AFE芯片Sdata信号以及在线调节AFE芯片Sen信号。接收读出寄存器数据模块接收AFE芯片SDO管脚输入的数据，根据格式转换及扇出模块输出的在线调节AFE芯片Sclk信号、在线调节AFE芯片Sen信号，将AFE芯片的寄存器状态做串并转换后输出到固定的存储器中。

主权项

一种模拟前端芯片的在线调节控制器，其特征在于包括：串并转换模块、格式转换及扇出模块、接收读出寄存器数据模块，其中：串并转换模块：对外部输入的串口数据进行串并转换，输出并行数据及对应的并行数据使能信号至格式转换及扇出模块；所述的串口数据包括模拟前端AFE芯片的寄存器数据；格式转换及扇出模块：根据输入的并行数据和对应的并行数据使能信号以及工作主时钟，输出满足AFE芯片要求的三线串口时序信号，所述的三线串口时序信号分别为在线调节AFE芯片Sclk信号，在线调节AFE芯片Sdata信号以及在线调节AFE芯片Sen信号；接收读出寄存器数据模块：接收AFE芯片SDO管脚输入的数据，根据格式转换及扇出模块输出的在线调节AFE芯片Sclk信号、在线调节AFE芯片Sen信号，将AFE芯片的寄存器状态做串并转换后输出到固定的存储器中，进行数据存储；所述的格式转换及扇出模块包括分频计数器单元、分频数据产生及计数器信号逻辑矩阵单元、三线控制Sclk产生矩阵单元、串行数据计数器单元、串码使能矩阵单元、并行数据锁存单元以及并串转换单元，其中：分频计数器单元：对工作主时钟进行可设定分频值的计数，计数值从1至设定的分频值循环，计数值送至分频数据产生及计数器信号逻辑矩阵单元；分频数据产生及计数器信号逻辑矩阵单元：根据分频计数器单元传来的计数值产生占空比为1∶1的分频时钟并送至三线控制Sclk产生矩阵单元；根据并行数据使能信号产生串行数据计数器单元的串行数据使能信号送至串行数据计数器单元，串行数据使能信号根据需处理的并行数据位数bit数，控制串行数据计数器单元的串行数据计数个数，所述的串行数据使能信号包含完整周期的串行数据计数器单元的全bit计数信号；串行数据计数器单元的串行数据使能信号有效启始时刻延后并行数据使能信号一个主时钟周期；三线控制Sclk产生矩阵单元：接收输入的分频时钟和在线调节AFE芯片Sen信号，当在线调节AFE芯片Sen信号为使能无效时，将输入的分频时钟反相后作为在线调节AFE芯片Sclk信号并输出，当在线调节AFE芯片Sen信号为使能有效时，将输入的分频时钟作为在线调节AFE芯片Sclk信号并输出；串行数据计数器单元：当输入的串行数据使能信号有效时作为计数器开始计数时刻，在计数值小于预设并行数据位数值8N+1并且在计数器计数信号有效时，进行串行数据计数器计数，当串行数据计数值达到预设并行数据位数值并且计数器计数信号保持有效时，对计数值进行清零后重新计数，计数值送至串码使能矩阵单元，N为正整数；串码使能矩阵单元：当输入的分频数据产生及计数器信号逻辑矩阵单元的串行数据使能信号有效，同时在串行数据计数器单元输出的计数数值小于预设值8N+1并且大于0时，设置在线调节AFE芯片Sen信号为有效；在串行数据计数器单元输出的计数数值等于0或者大于预设值8N+1时，设置在线调节AFE芯片Sen信号无效；在分频数据产生及计数器信号逻辑矩阵单元的串行数据使能信号无效时，设置在线调节AFE芯片Sen信号保持当前状态；并行数据锁存单元：在输入的并行数据使能为有效时，根据工作主时钟将输入的并行数据进行锁存后送至并串转换单元；并串转换单元：在并行数据使能有效时，将8Nbit并行数据在主时钟同步下，进行锁存，在并行数据使能无效时，保持当前锁存数据；当在线调节AFE芯片Sen信号有效时，分别将锁存的并行数据转换为串行数据后按从高到低的顺序作为在线调节AFE芯片Sdata信号输出；所述的串并转换模块包括三个D触发器、判断串口数据开始单元、波特率计数器单元、有效数据标志产生单元、串并转换单元、使能计数器单元、数据拼接及同步单元，其中：第一D触发器：对外部输入的串口数据进行延时得到一级延时后的串口数据，并将一级延时后的串口数据同时送入第二D触发器和判断串口数据开始单元；第二D触发器：对一级延时后的串口数据再次进行延时得到二级延时后的串口数据，并将二级延时后的串口数据同时送入判断串口数据开始单元、波特率计数器单元、有效数据标志产生单元、串并转换单元；判断串口数据开始单元：对输入的串口数据进行数据起始判断，当一级延时后的串口数据为0并且二级延时后的串口数据为1时，输出数据使能信号至波特率计数器单元；当波特率计数器单元的计数值计数到一帧串行数据结束时，停止输出数据使能信号；波特率计数器单元：当二级延时后的串口数据为0并且判断串口数据开始单元输出的数据使能信号有效时，或者当有效数据标志产生单元输出的有效数据使能信号有效并且判断串口数据开始单元输出的数据使能信号有效时，对工作主时钟进行计数并将计数值同时送至判断串口数据开始单元、有效数据标志产生单元、串并转换单元；当判断串口数据开始单元输出的数据使能信号无效时，进行计数值的清零；有效数据标志产生单元：当二级延时后的串口数据为0并且波特率计数器单元输入的计数值在一帧串行数据的第一位数据周期中间时刻时，输出有效数据使能信号并同时送至波特率计数器单元、第三D触发器、使能计数器单元；当波特率计数器单元输入的计数值在同一帧串行数据的最后一位数据周期中间时刻时，停止输出有效数据使能信号；第三D触发器：对输入的有效数据使能信号进行延时得到一级延时后的有效数据使能信号，并将一级延时后的有效数据使能信号同时送入使能计数器单元、串并转换单元；串并转换单元：根据波特率计数器单元输入的计数值，在一帧串行数据的除第一位和最后一位数据外的每位数据的数据周期的中间时刻分别将对应的经二级延时后的串口数据打入第一并行数据寄存器，第一并行数据寄存器中的数据送入数据拼接及同步单元；第一并行数据寄存器在有效数据使能信号有效且一级延时后的有效数据使能信号无效时进行清零操作；使能计数器单元：当有效数据使能信号无效且一级延时后的有效数据使能信号有效时，产生一帧串行数据结束标识信号，对一帧串行数据结束标识信号进行计数，当计数值到达设定的阈值N时，产生数据拼接使能信号，将数据拼接使能信号及计数值送至数据拼接及同步单元后对计数值进行清零；数据拼接及同步单元：内部设置一个8Nbit数据计数器产生8Nbit并行数据使能信号；将输入的并行数据输入到第二并行数据寄存器的一个地址单元中，第二并行数据寄存器的数据位数等于N倍的第一并行数据寄存器的位数；当使能计数器单元输出的数据拼接使能信号无效时，两个数据寄存器中保持当前数据值不变；当使能计数器单元输出的数据拼接使能信号有效时，将拼接好的8Nbit数据进行锁存，将8Nbit数据计数器进行复位，在数据拼接使能信号无效时，对8Nbit数据计数器进行计数，在8Nbit数据计数器计数为一个串口数据周期值范围内时，产生8Nbit并行数据使能信号并设置为使能有效，在8Nbit数据计数器计数为一个串口数据周期值范围之外时设置8Nbit并行数据使能信号使能无效；在8Nbit并行数据使能有效时，经过工作主时钟同步，将8Nbit并行数据输出，对8Nbit并行数据使能信号也经工作主时钟同步，输出最终的8Nbit并行数据使能信号；所述的接收读出寄存器数据模块包括两个D触发器、数据锁存及串并转换单元、信号延时及逻辑矩阵单元，其中：两个D触发器：对AFE芯片SDO管脚输入的数据进行两级延时后输入到数据锁存及串并转换单元；信号延时及逻辑矩阵单元：将AFE芯片Sclk信号和AFE芯片Sen信号进行适当的延时，使得延时后的AFE芯片Sclk信号的下降沿对准AFE芯片Sdo管脚数据的中间，使得延时后的AFE芯片Sen信号低电平时为Sdo管脚数据的输出有效时段；数据锁存及串并转换单元：当延时后的AFE芯片Sen信号有效时，在延时后的AFE芯片Sclk信号下降沿时刻，将两级延时后的AFE芯片Sdo管脚数据进行锁存并进行串并转换，将AFE芯片的寄存器状态做串并转换后，输出到固定的存储器中，进行数据存储。