具有自动时钟对准的数字PLL

摘要

本发明涉及具有自动时钟对准的数字PLL。本发明的一个实施例涉及数字锁相环(ADPLL)，其被配置为生成具有不同频率值的多个时间对准的输出时钟信号。该ADPLL包含被配置为生成可变时钟信号的数控振荡器，该可变时钟信号被分为根据两个分离的时钟域操作的两个信号路径。第一信号路径被配置为生成将该可变时钟信号与参考信号同步的反馈信号。第二信号路径包含被配置为同步地对该可变时钟信号分频，以自动生成具有不同频率的多个时间对准的输出时钟信号的时钟分频器电路。时钟对准器监视可变时钟信号与所述多个时间对准的输出时钟信号之一之间的相位差并生成控制信号，控制信号使可编程延迟线自动将输出时钟信号与可变时钟信号时间对准。

主权项

一种锁相环，包含：被配置为生成可变时钟信号的数控振荡器；包含在具有第一频率范围的第一时钟域内操作的第一时钟信号的第一信号路径，该第一信号路径包含被配置为生成驱动该可变时钟信号以跟随参考信号的PLL反馈信号的时间到数字转换器；具有在具有第二频率范围的第二时钟域内操作的第二时钟信号的第二信号路径，该第二信号路径包含被配置为根据所述第二时钟信号生成多个自动时间对准的输出时钟信号的时钟分频器电路，所述多个自动时间对准的输出时钟信号分别具有不同的频率；以及时钟对准器，其被配置为基于所检测的该可变时钟信号与所述多个自动时间对准的输出时钟信号之一之间的相位差而生成控制信号，并用于自动同步该可变时钟信号与所述多个自动时间对准的输出时钟信号的上升沿或下降沿。