| 摘要 |
<p>작은 회로 규모에서, 고정밀도의 전류 보상이 가능한 반도체 디바이스를 제공한다. 제1 회로(10)는, 제1 주파수를 갖는 제1 클록(CLK1)과 동기하고, 제1 클록(CLK1)의 사이클 주기별로 병렬인 N개의 데이터 세트(D1~DN)를 생성한다. 인터페이스 회로(20)는, 제1 회로(10)로부터의 N개의 데이터 세트(D1~DN)를 시분할 다중화한다. 제2 회로(30)는, 시분할 다중화된 N개의 데이터 세트(D1~DN)를, 제1 주파수의 N배의 제2 주파수를 갖는 제2 클록(CLK2)과 동기하여 처리한다. 판정부(22)는, N개의 데이터 세트가, 제2 회로(30)에 포함되는 상태 유지 소자의 플립플롭군(32)에 실질적인 상태 천이를 발생시키는 유효한 데이터인지 여부를 판정한다. 데이터 치환부(24)는, N개의 데이터 세트가 무효로 판정된 사이클 주기에서, N개의 데이터 세트의 적어도 일부를, 전류 보상 데이터(D)로 치환한다.</p> |
