高占空比DDR2数字延迟链电路

摘要

本发明公开了一种高占空比DDR2数字延迟链电路，包括数字延迟单元、写操作时钟数字延迟链和读写操作DQS数字延迟链。数字延迟单元由时钟反相器和时钟选择器组成，写操作时钟数字延迟链和读写操作DQS数字延迟链由数字延迟单元串联构成。本发明采用全数字电路实现，不在依赖芯片生产工艺，能够实现高占空比DDR2写时钟和DQS信号，提高DDR2稳定性和工作频率。

主权项

一种高占空比DDR2数字延迟链电路，其特征在于：包括数字延迟单元、时钟锁定数字延迟链、写操作时钟数字延迟链、写操作DQS数字延迟链和读操作DQS数字延迟链；所述数字延迟单元是由延迟最小的时钟反相器和上升沿下降沿偏差较小的时钟选择器串联组成；所述数字延迟链是由多个数字延迟单元串联而成；所述时钟锁定数字延迟链，由N级相同的数字延迟单元和具备数字延迟单元相同电路结构的一级相位调整数字延迟单元串联组成；所述写操作时钟数字延迟链，由N级相同的数字延迟单元和具备数字延迟单元相同电路结构的一级相位调整数字延迟单元串联组成；所述写操作DQS数字延迟链，由N级相同的数字延迟单元和具备数字延迟单元相同电路结构的一级相位调整数字延迟单元串联组成；所述读操作DQS数字延迟链，由N级相同的数字延迟单元和具备数字延迟单元相同电路结构的一级相位调整数字延迟单元串联组成。