发明名称 | 一种用于将浮点操作数相乘的数据处理装置和方法 | ||
摘要 | 本发明提供了一种用于将浮点操作数相乘的数据处理装置和方法,每一个相乘的被规格化的浮点操作数均包括有效数字和指数。指数确定电路被用于为规格化版的结果计算结果指数,然后舍入值生成电路通过将舍入常数在第一方向上移动取决于结果指数的移位量来生成舍入值。部分乘积生成电路将第一和第二被规格化的浮点操作数的有效数字相乘以生成第一和第二部分乘积,然后该第一和第二部分乘积连同舍入值被加在一起,以便于生成被规格化的结果有效数字。然后,被规格化的结果有效数字在与第一方向相反的第二方向上被移动移位量以便于生成经舍入的结果有效数字。这提供了用于浮点数相乘的尤其有效的机制,同时在结果是非规格化的情况下正确地舍入该结果。 | ||
申请公布号 | CN104899004A | 申请公布日期 | 2015.09.09 |
申请号 | CN201510092044.6 | 申请日期 | 2015.02.28 |
申请人 | ARM 有限公司 | 发明人 | 大卫·雷蒙德·鲁茨;内尔·伯吉斯 |
分类号 | G06F7/57(2006.01)I | 主分类号 | G06F7/57(2006.01)I |
代理机构 | 北京东方亿思知识产权代理有限责任公司 11258 | 代理人 | 李晓冬 |
主权项 | 一种用于使第一和第二被规格化的浮点操作数相乘以生成结果的数据处理装置,每一个被规格化的浮点操作数包括有效数字和指数,所述数据处理装置包括:指数确定电路,该指数确定电路被配置成为规格化版的所述结果计算结果指数;舍入值生成电路,该舍入值生成电路被配置成通过将舍入常数在第一方向上移动移位量来生成舍入值,其中所述移位量取决于所述结果指数;部分乘积生成电路,该部分乘积生成电路被配置成将所述第一和第二被规格化的浮点操作数的有效数字相乘以生成第一和第二部分乘积;加法器电路,该加法器电路被配置成将所述第一和第二部分乘积与所述舍入值相加以生成被规格化的结果有效数字;以及移位电路,该移位电路被配置成将所述被规格化的结果有效数字在与所述第一方向相反的第二方向上移动所述移位量以便于生成经舍入的结果有效数字。 | ||
地址 | 英国剑桥 |