一种全FIFO电路设计方法及其通用验证平台

摘要

本发明的一种全FIFO电路设计方法及其通用验证平台，涉及大规模集成电路设计及其仿真验证领域，旨在解决现有集成电路芯片接口方式复杂、缺乏通用性，同时也缺乏可通用的集成电路芯验证平台等技术问题。本发明的一种全FIFO电路设计方法，电路中顺次串接的各功能模块均包括输入端、功能逻辑单元和输出端三个部分，功能逻辑单元设于输入端和输出端中间；输入端由串接的本级接收状态机和本级接收FIFO电路组成，发送端由串接的本级发送FIFO电路和本级发送状态机组成；本发明的一种全FIFO电路设计方法的通用验证平台，由测试用例解析模块、前端模块、后端模块、消息检测模块、错误检测模块构成。

主权项

一种全FIFO电路设计方法，其特征在于：电路中各功能模块均包括输入端、功能逻辑单元和输出端三个部分，功能逻辑单元位于输入端和输出端中间；输入端由串接的本级接收状态机和本级接收FIFO电路组成，本级接收状态机接收前一级功能模块输入的交互数据并将数据存入本级接收FIFO电路；发送端由串接的本级发送FIFO电路和本级发送状态机组成，本级发送状态机根据本级发送FIFO电路中是否有数据以及后一级功能模块是否能接收数据把数据从本级发送FIFO电路中读出，并传送给后一级功能模块。