输入/输出电路

摘要

本发明提供了一种电路，包括：第一电源节点，被配置为承载电压K·V_DD；第二电源节点，被配置为承载零参考电平；输出节点；K个P型晶体管，串联连接在第一电源节点和输出节点之间；以及K个N型晶体管，串联连接在第二电源节点和输出节点之间。K个P型晶体管的栅极被配置为接收按照一个或多个源-栅电压的绝对值或者漏-栅电压的绝对值等于或小于V_DD的方式而被设置在一个或多个电压电平的偏置信号。K个N型晶体管的栅极被配置为接收按照一个或多个栅-源电压或栅-漏电压的绝对值等于或小于V_DD的方式而被设置在一个或多个电压电平的偏置信号。本发明提供了一种输入/输出电路。

主权项

一种电路，包括：第一电源节点，被配置为承载第一电压，所述第一电压的电压电平是零参考电平以上的K·V_DD，V_DD是预定的正值，并且K是等于或大于3的正整数；第二电源节点，被配置为承载第二电压，所述第二电压的电压电平是所述零参考电平；输出节点；K个P型晶体管，串联连接在所述第一电源节点和所述输出节点之间，所述K个P型晶体管中的每个P型晶体管都被表示为所述K个P型晶体管中的第i个晶体管，i是介于1至K之间的顺序索引，较小的顺序索引i用于表示更接近所述第一电源节点的晶体管，并且所述第i个晶体管的栅极被配置为：当i＝1时，接收第一信号，在输入信号被设置在所述零参考电平之后，所述第一信号被设置为(K‑1)·V_DD，而在所述输入信号被设置在V_DD之后，所述第一信号被设置为K·V_DD；当i＝2时，接收被设置为(K‑1)·V_DD的第二信号；和当i≠1或者2时，接收第一组偏置信号，按照所述第i个晶体管的源‑栅电压的绝对值或者漏‑栅电压的绝对值等于或小于V_DD的方式而被设置在一个或多个电压电平；以及K个N型晶体管，串联连接在所述第二电源节点和所述输出节点之间，所述K个N型晶体管中的每个N型晶体管都被表示为K个N型晶体管中的第j个晶体管，j是介于1至K之间的顺序索引，较小的顺序索引j用于表示更接近所述第二电源节点的晶体管，并且所述第j个晶体管的栅极被配置为：当j＝1时，接收第三信号，在所述输入信号被设置在所述零参考电平之后，所述第三信号被设置为所述零参考电平，而在所述输入信号被设置在V_DD之后，所述第三信号被设置为V_DD；当j＝2时，接收被设置为V_DD的第四信号；和当j≠1或2时，接收第二组偏置信号，按照所述第j个晶体管的栅‑源电压的绝对值或者栅‑漏电压的绝对值等于或小于V_DD的方式而被设置在一个或多个电压电平。