一种非晶硅栅极驱动电路

摘要

本发明公开一种非晶硅栅极驱动电路，包括：信号输入单元、控制电路、时序电路以及信号输出单元；所述控制电路包括：内部电源；漏极与所述内部电源相连的第一薄膜晶体管，第一薄膜晶体管的栅极与自身漏极相连；源极与第一薄膜晶体管源极相连的第二薄膜晶体管；与第二薄膜晶体管漏极相连的第一信号单元；栅极与第一薄膜晶体管和第二薄膜晶体管公共端相连的第三薄膜晶体管，第三薄膜晶体管源极与第一信号单元相连，且第三薄膜晶体管漏极与第二薄膜晶体管的栅极相连；其中，内部电源输出的电压小于信号输入单元输出的高电位电压；第一信号单元输出的电压小于信号输入单元输出的低电位电压，从而降低了电路中的漏感电流，提高了电路输出信号的稳定性。

主权项

一种非晶硅栅极驱动电路，其特征在于，该电路包括：信号输入单元、控制电路、时序电路以及信号输出单元；所述控制电路包括：内部电源；漏极与所述内部电源相连的第一薄膜晶体管，且所述第一薄膜晶体管的栅极与自身的漏极相连；源极与所述第一薄膜晶体管的源极相连的第二薄膜晶体管；与所述第二薄膜晶体管的漏极相连的第一信号单元；栅极与所述第一薄膜晶体管和第二薄膜晶体管公共端相连的第三薄膜晶体管，所述第三薄膜晶体管的源极与所述第一信号单元相连，且所述第三薄膜晶体管的漏极与所述第二薄膜晶体管的栅极相连；其中，所述内部电源输出的电压小于所述信号输入单元输出的高电位电压；所述第一信号单元输出的电压小于所述信号输入单元输出的低电位电压；所述信号输入单元包括：高电位信号输入单元以及与所述高电位信号输入单元相连的第四薄膜晶体管；低电位信号输入单元以及与所述低电位信号输入单元相连的第五薄膜晶体管；其中，所述第四薄膜晶体管的源极与所述第五薄膜晶体管漏极相连；且所述第四薄膜晶体管与第五薄膜晶体管的公共端与所述第三薄膜晶体管的漏极相连；所述第四薄膜晶体管导通时，所述信号输入单元输出高电位电压；所述第五薄膜晶体管导通时，所述信号输入单元输出低电位电压；所述时序电路包括：交替传递脉冲信号的第一时钟信号与第二时钟信号；栅极通过第一电容与所述第一时钟信号相连的第六薄膜晶体管；栅极直接与所述第二时钟信号相连的第七薄膜晶体管；其中，所述第六薄膜晶体管的源极与第七薄膜晶体管的源极相连，所述第六薄膜晶体管的漏极与第七薄膜晶体管的漏极相连，且所述第六薄膜晶体管与第七薄膜晶体管的源极公共端与所述低电位信号输入单元相连；所述第一时钟信号与所述第六薄膜晶体管的漏极间通过第八薄膜晶体管相连；所述第八薄膜晶体管的源极与所述第一时钟信号相连，所述第八薄膜晶体管的漏极与所述第六薄膜晶体管和第七薄膜晶体管的漏极公共端相连；所述第八薄膜晶体管的栅极与所述第八薄膜晶体管的漏极间通过第二电容相连；所述第八薄膜晶体管的栅极与所述第二薄膜晶体管的栅极相连；所述控制电路通过第九薄膜晶体管与所述时序电路相连；所述第九薄膜晶体管的栅极与所述第二薄膜晶体管的栅极相连，所述第九薄膜晶体管的漏极与所述第一电容和所述第六薄膜晶体管的公共端相连，所述第九薄膜晶体管的源极与所述低电位信号输入单元相连；所述信号输出单元与所述第六薄膜晶体管、所述第七薄膜晶体管以及所述第八薄膜晶体管的公共端相连。