一种三多晶SOI SiGe HBT平面集成器件及制备方法

摘要

本发明适用于半导体集成电路领域，提供了一种三多晶SOI SiGeHBT集成器件及制备方法，在SOI衬底上连续生长N-Si、P-SiGe、i-Si、i-Poly-Si，淀积介质层，制备浅槽隔离，光刻集电区浅槽隔离区域，制备集电区浅槽隔离，刻蚀并淀积介质层，光刻基区浅槽隔离区域，制备基区浅槽隔离，光刻集电极、磷离子注入，光刻基极、硼离子注入，光刻发射极、磷离子注入，形成集电极、基极和发射极接触区，最终形成HBT器件，构成基区厚度为20～60nm的HBT集成电路。本发明所提出的工艺方法与现有CMOS集成电路加工工艺兼容，在资金和设备投入很小的情况下，能够制备出基于SOI的BiCMOS集成器件及电路，使现有的模拟和数模混合集成电路性能获得大幅提高。

主权项

一种三多晶SOI SiGe HBT集成器件的制备方法，其特征在于，所述制备方法包括如下步骤：第一步、选取氧化层厚度为150～400nm，上层Si厚度为100～150nm，N型掺杂浓度为1×10¹⁶～1×10¹⁷cm^‑3的SOI衬底片；第二步、利用化学汽相淀积(CVD)的方法，在600～750℃，在衬底上生长四层材料：第一层是Si外延层，厚度为50～100nm，N型掺杂，掺杂浓度为1×10¹⁶～1×10¹⁷cm^‑3，作为集电区；第二层是SiGe层，Ge组分为15～25％，厚度为20～60nm，P型掺杂，掺杂浓度为5×10¹⁸～5×10¹⁹cm^‑3，作为基区；第三层是未掺杂的本征Si层，厚度为10～20nm；第四层是未掺杂的本征Poly‑Si层，厚度为200～300nm，作为基区、集电区和发射区；第三步、利用化学汽相淀积(CVD)的方法，在600～800℃，在衬底表面淀积一层厚度为200～300nm的SiO₂层和一层厚度为100～200nm的SiN层；光刻器件间浅槽隔离区域，在浅槽隔离区域干法刻蚀出深度为750～1200nm的浅槽，利用化学汽相淀积(CVD)方法，在600～800℃，在浅槽内填充SiO₂；第四步、用湿法刻蚀掉表面的SiO₂和SiN层，再利用化学汽相淀积(CVD)的方法，在600～800℃，在衬底表面淀积一层厚度为200～300nm的SiO₂层和一层厚度为100～200nm的SiN层；光刻集电区浅槽隔离区域，在浅槽隔离区域干法刻蚀出深度为180～300nm的浅槽，利用化学汽相淀积(CVD)方法，在600～800℃，在浅槽内填充SiO₂；第五步、用湿法刻蚀掉表面的SiO₂和SiN层，再利用化学汽相淀积(CVD)的方法，在600～800℃，在衬底表面淀积一层厚度为200～300nm的SiO₂层和一层厚度为100～200nm的SiN层；光刻基区浅槽隔离区域，在浅槽隔离区域干法刻蚀出深度为215—325nm的浅槽，利用化学汽相淀积(CVD)方法，在600～800℃，在浅槽内填充SiO₂；第六步、用湿法刻蚀掉表面的SiO₂和SiN层，利用化学汽相淀积(CVD) 的方法，在600～800℃，在衬底表面淀积一层厚度为300～500nm的SiO₂层；光刻集电极区域，对该区域进行N型杂质注入，使集电极接触区掺杂浓度为1×10¹⁹～1×10²⁰cm^‑3，形成集电极接触区域；第七步、光刻基极区域，对该区域进行P型杂质注入，使基极接触区掺杂浓度为1×10¹⁹～1×10²⁰cm^‑3，形成基极接触区域；第八步、光刻发射区域，对该区域进行N型杂质注入，使该区域掺杂浓度为1×10¹⁷～5×10¹⁷cm^‑3，形成发射区，再利用低能量、大剂量离子注入，对该发射区进行N型杂质注入，使发射区上半部分掺杂浓度达到5×10¹⁹～5×10²⁰cm^‑3，形成发射极接触区，并对衬底在950～1100℃温度下，退火15～120s，进行杂质激活；第九步、用湿法刻蚀掉表面的SiO₂，再利用化学汽相淀积(CVD)的方法，在600～800℃，在衬底表面淀积一层厚度为300～500nm的SiO₂层；光刻发射极、基极和集电极引线孔，形成SiGe HBT器件；第十步、在衬底表面溅射金属钛(Ti)合金形成硅化物；第十一步、溅射金属，光刻引线，形成发射极、基极和集电极金属引线，构成基区厚度为20～60nm，集电区厚度为150～250nm的SOI SiGe HBT集成器件。