数据输出电路

摘要

本发明公开了一种数据输出电路包括：多个驱动器，用于响应于上拉阻抗码和下拉阻抗码而接通/断开以将数据输出至输出节点，并且该多个驱动器包括多个上拉电阻器和多个下拉电阻器；上拉控制器，包括多个选择器，该多个选择器根据上拉阻抗码将输出数据和上拉预加重使能信号中选择的一个传递到上拉电阻器；下拉控制器，包括多个选择器，该多个选择器根据下拉阻抗码将输出数据和下拉预加重使能信号中选择的一个传递到下拉电阻器，其中上拉阻抗码和下拉阻抗码分别被划分为第一组和第二组，第一组具有选择性地接通多个驱动器的值，第二组具有选择性地断开多个驱动器的值，其中在预加重时段期间接通由第二组控制的驱动器中的至少一部分。

主权项

一种数据输出电路，包括：多个驱动器，被配置为响应于阻抗码而接通/断开以将数据输出至输出节点，并且所述多个驱动器包括多个上拉电阻器和多个下拉电阻器，其中所述阻抗码包括上拉阻抗码和下拉阻抗码，上拉控制器，包括多个选择器，所述多个选择器被配置为根据所述上拉阻抗码将输出数据和上拉预加重使能信号中所选择的一个传递到所述上拉电阻器，以及下拉控制器，包括多个选择器，所述多个选择器被配置为根据所述下拉阻抗码将输出数据和下拉预加重使能信号中所选择的一个传递到所述下拉电阻器，其中所述上拉阻抗码和所述下拉阻抗码分别被划分为第一组和第二组，所述第一组具有选择性地接通所述多个驱动器的值，所述第二组具有选择性地断开所述多个驱动器的值，以及其中在预加重时段期间接通由所述第二组控制的驱动器中的至少一部分。