用于减少接脚逻辑扫描之系统与方法;SYSTEM AND METHOD FOR REDUCED PIN LOGIC SCANNING

摘要

本发明提供一种用于减少扫描接脚逻辑扫描之系统及方法。该系统可包含具有包括复数个循序连接之正反器电路之至少一扫描链之一减少测试接脚型积体电路。数位逻辑电路(亦称为随机逻辑)连接至该至少一扫描链中之该复数个正反器电路之至少一者。预想具有分离时脉接脚及扫描启用接脚之组合测试资料接脚以及可消除一分离扫描启用接脚或该分离扫描启用接脚及该时脉接脚两者之用于该积体电路之额外内部电路。亦预想用于允许相同接脚上之同时测试资料输入及输出之电路。