一种双多晶SOI应变SiGe回型沟道BiCMOS集成器件及制备方法

摘要

本发明公开了一种基于自对准工艺的双多晶SOI应变SiGe回型沟道BiCMOS集成器件及制备方法，首先在SOI衬底上外延双极器件集电区、制备深槽隔离、基区窗口以及基极多晶，外延SiGe基区和Poly-Si发射区，形成SiGe HBT器件；光刻NMOS器件有源区，在该区域外延生长五层材料形成NMOS器件有源区，制备NMOS器件；光刻PMOS器件有源区，在该区域外延生长三层材料形成PMOS器件有源区，制备虚栅极，利用自对准工艺注入形成PMOS器件源、漏；刻蚀虚栅，完成PMOS器件制备，形成MOS器件导电沟道为22～45nm的基于自对准工艺的BiCMOS集成器件及电路。本发明采用自对准工艺，并充分了利用应变SiGe材料载流子迁移率各向异性的特点，制备出了性能增强的双多晶SOI、应变SiGe回型沟道BiCMOS集成电路。

主权项

一种基于自对准工艺的双多晶SOI应变SiGe回型沟道BiCMOS集成器件的制备方法，其特征在于，该制备方法包括如下步骤：第一步、选取氧化层厚度为150～400nm，上层Si厚度为100～150nm，N型掺杂浓度为1×10¹⁶～1×10¹⁷cm^‑3的SOI衬底片；第二步、利用化学气相淀积(CVD)的方法，在600～750℃，在衬底上生长一层厚度为50～100nm的N型Si外延层，作为集电区，该层掺杂浓度为1×10¹⁶～1×10¹⁷cm^‑3；第三步、利用化学气相淀积(CVD)的方法，在600～800℃，在外延Si层表面淀积一层厚度为300～500nm的SiO₂层，光刻深槽隔离，在深槽隔离区域干法刻蚀出深度为3～5μm的深槽，再利用化学气相淀积(CVD)方法，600～800℃，在深槽内填充SiO₂；最后，用化学机械抛光(CMP)方法，去除表面多余的氧化层，形成深槽隔离；第四步、利用化学气相淀积(CVD)的方法，在600～800℃，在外延Si层表面淀积一层厚度为200～300nm的SiO₂层，光刻集电极接触区窗口，对衬底进行磷注入，使集电极接触区掺杂浓度为1×10¹⁹～1×10²⁰cm^‑3，形成集电极接触区域，再将衬底在950～1100℃温度下，退火15～120s，进行杂质激活；第五步、刻蚀掉衬底表面的氧化层，利用化学气相淀积(CVD)方法，在600～800℃，在衬底表面淀积二层材料：第一层为SiO₂层，厚度为20～40nm；第二层为P型Poly‑Si层，厚度为200～400nm，掺杂浓度为1×10²⁰～1×10²¹cm^‑3；第六步、光刻Poly‑Si，形成外基区，利用化学气相淀积(CVD)方法，在600～800℃，在衬底表面淀积SiO₂层，厚度为200～400nm，利用化学机械抛光(CMP)的方法去除Poly‑Si表面的SiO₂；第七步、利用化学气相淀积(CVD)方法，在600～800℃，淀积一SiN层，厚度为50～100nm，光刻发射区窗口，刻蚀掉发射区窗口内的SiN层和Poly‑Si层；再利用化学气相淀积(CVD)方法，在600～800℃，在衬底表面淀积一SiN层，厚度为10～20nm，干法刻蚀掉发射窗SiN，形成侧墙；第八步、利用湿法刻蚀，对窗口内SiO₂层进行过腐蚀，形成基区区域，利用化学气相淀积(CVD)方法，在600～750℃，在基区区域选择性生长SiGe基区，Ge组分为15～25％，掺杂浓度为5×10¹⁸～5×10¹⁹cm^‑3，厚度为20～60nm；第九步、利用化学气相淀积(CVD)方法，在600～800℃，在衬底表面淀积Poly‑Si，厚度为200～400nm，再对衬底进行磷注入，并利用化学机械抛光(CMP)去除发射极接触孔区域以外表面的Poly‑Si，形成发射极；第十步、利用化学气相淀积(CVD)方法，在600～800℃，在衬底表面淀积SiO₂层，在950～1100℃温度下，退火15～120s，进行杂质激活；第十一步、光刻NMOS器件有源区，利用干法刻蚀工艺，在NMOS器件有源区刻蚀出深度为2～3μm的深槽，将氧化层刻透，利用化学气相淀积(CVD)的方法，在600～750℃，在浅槽中连续生长五层材料：第一层是厚度为1.8～2.6μm的N型Si外延层，掺杂浓度为5×10¹⁹～1×10²⁰cm^‑3，作为NMOS器件漏区；第二层是厚度为3～5nm的N型应变SiGe层，掺杂浓度为1×10¹⁸～5×10¹⁸cm^‑3，Ge组分为10％，作为NMOS器件的第一N型轻掺杂源漏结构(N‑LDD)层；第三层是厚度为22～45nm的P型应变SiGe层，掺杂浓度为5×10¹⁶～5×10¹⁷cm^‑3，Ge组分为梯度分布，下层为10％，上层为20～30％的梯度分布，作为NMOS器件沟道区；第四层是厚度为3～5nm的N型应变SiGe层，掺杂浓度为1×10¹⁸～5×10¹⁸cm^‑3，Ge组分为20～30％，作为NMOS器件的第二N型轻掺杂源漏结构(N‑LDD)层；第五层是厚度为200～400nm的N型Si层，掺杂浓度为5×10¹⁹～1×10²⁰cm^‑3，作为NMOS器件源区；第十二步、利用化学气相淀积(CVD)的方法，在600～780℃，在衬底表面淀积一层SiO₂，光刻PMOS器件有源区，利用化学气相淀积(CVD)的方法，在600～750℃，生长一N型应变SiGe层，掺杂浓度为5×10¹⁶～5×10¹⁷cm^‑3，Ge组分为10～30％，厚度为10～20nm，最后生长一本征弛豫Si帽层，厚度为3～5nm，形成PMOS器件有源区；第十三步、利用化学气相淀积(CVD)方法，在600～780℃，在衬底表面淀积一层SiO₂和一层SiN，形成阻挡层；光刻NMOS器件漏沟槽，利用干法刻蚀工艺，刻蚀出深度为0.4～0.6μm的漏沟槽；利用化学气相淀积(CVD)方法，在600～780℃，在衬底表面淀积一层SiO₂，形成NMOS器件漏沟槽侧壁隔 离，干法刻蚀掉表面的SiO₂，保留漏沟槽侧壁的SiO₂，利用化学气相淀积(CVD)方法，在600～780℃，淀积掺杂浓度为1×10²⁰～5×10²⁰cm^‑3的N型Ploy‑Si，将沟槽填满，化学机械抛光(CMP)方法去除衬底表面多余Ploy‑Si，形成NMOS器件漏连接区；利用湿法腐蚀，刻蚀掉表面的层SiO₂和SiN；第十四步、利用化学气相淀积(CVD)方法，在600～780℃，在衬底表面淀积一层SiO₂和一层SiN，再次形成阻挡层；光刻NMOS器件栅窗口，利用干法刻蚀工艺，刻蚀出深度为0.4～0.6μm的栅沟槽；利用原子层化学气相淀积(ALCVD)方法，在300～400℃，在衬底表面淀积一层厚度为5～8nm的HfO₂，形成NMOS器件栅介质层，然后利用化学气相淀积(CVD)方法，在600～780℃，在衬底表面淀积掺杂浓度为1×10²⁰～5×10²⁰cm^‑3的N型Poly‑Si，将NMOS器件栅沟槽填满，再去除掉NMOS器件栅沟槽以外表面部分Poly‑Si和HfO₂，形成NMOS器件栅、源区，最终形成NMOS器件；利用湿法腐蚀，刻蚀掉表面的层SiO₂和SiN；第十五步、利用化学气相淀积(CVD)方法，在600～780℃，在衬底表面淀积一层SiO₂，光刻PMOS器件有源区，利用化学气相淀积(CVD)方法，在600～780℃，在衬底表面淀积一层厚度为10～15nm的SiO₂和一层厚度为200～300nm的Poly‑Si，光刻Poly‑Si和SiO₂，形成PMOS器件虚栅；对PMOS器件进行P型离子注入，形成掺杂浓度为1×10¹⁸～5×10¹⁸cm^‑3的P型轻掺杂源漏结构(P‑LDD)；第十六步、利用化学气相淀积(CVD)方法，在600～780℃，在衬底表面上淀积一层厚度为3～5nm的SiO₂，干法刻蚀掉衬底表面上的SiO₂，保留Ploy‑Si侧壁的SiO₂，形成PMOS器件栅电极侧墙；再对PMOS器件有源区进行P型离子注入，自对准生成PMOS器件的源区和漏区，使源漏区掺杂浓度达到5×10¹⁹～1×10²⁰cm^‑3；第十七步、利用化学气相淀积(CVD)方法，在600～780℃，在衬底表面淀积SiO₂层，用化学机械抛光(CMP)方法平整表面，再用干法刻蚀工艺刻蚀表面SiO₂至虚栅上表面，露出虚栅；湿法刻蚀虚栅，在栅电极处形成一个凹槽；利用化学气相淀积(CVD)方法，在600～780℃，在衬底表面淀积一层SiON，厚度为1.5～5nm；用物理气相沉积(PVD)淀积W‑TiN复合栅，用化学机械 抛光(CMP)去掉表面金属，以W‑TiN复合栅作为化学机械抛光(CMP)的终止层，从而形成栅极，最终形成PMOS器件；第十八步、利用化学气相淀积(CVD)方法，在600～780℃，在衬底表面淀积SiO₂层，光刻引线孔，金属化，溅射金属，光刻引线，构成MOS器件导电沟道为22～45nm的基于自对准工艺的双多晶SOI应变SiGe回型沟道BiCMOS集成器件。