| 主权项 |
一种5T静态随机存取记忆体，包括：一记忆体阵列，该记忆体阵列系由复数列记忆体晶胞与复数行记忆体晶胞所组成，每一列记忆体晶胞与每一行记忆体晶胞均包含有复数个记忆体晶胞(1)；复数个控制电路(2)，每一列记忆体晶胞设置一个控制电路(2)；以及一待机启动电路(3)，该待机启动电路(3)系促使该5T静态随机存取记忆体(二)快速进入待机模式，并藉此以有效提高该5T静态随机存取记忆体(二)之待机效能；其中，每一记忆体晶胞(1)更包含：一第一反相器，系由一第一PMOS电晶体(P1)与一第一NMOS电晶体(M1)所组成，该第一反相器系连接在一电源供应电压(VDD)与一第一低电压节点(VL1)之间；一第二反相器，系由一第二PMOS电晶体(P2)与一第二NMOS电晶体(M2)所组成，该第二反相器系连接在该电源供应电压(VDD)与一第二低电压节点(VL2)之间；一储存节点(A)，系由该第一反相器之输出端所形成；一反相储存节点(B)，系由该第二反相器之输出端所形成；一第三NMOS电晶体(M3)，系连接在该储存节点(A)与对应之一位元线(BL)之间，且闸极连接至对应之一对应字元线(WL)；其中，该第一反相器和该第二反相器系呈交互耦合连接，亦即该第一反相器之输出端(即该储存节点A)系连接至该第二反相器之输入端，而该第二反相器之输出端(即该反相储存节点B)则连接至该第一反相器之输入端；而每一控制电路(2)更包含一第四NMOS电晶体(M4)、一第五NMOS电晶体(M5)、一第六NMOS电晶体(M6)、一第七NMOS电晶体(M7)、一第八NMOS电晶体(M8)、一第九NMOS电晶体(M9)、第十NMOS电晶体(M10)、一读取控制信号(RC)、一写入控制信号(WC)、一反相写入控制信号(/WC)、一待机模式控制信号(S)以及一反相待机模式控制信号(/S)；
其中，该第四NMOS电晶体(M4)之源极、闸极与汲极系分别连接至该该反相待机模式控制信号(/S)、该反相写入控制信号(/WC)与该第六NMOS电晶体(M6)之闸极；该第五NMOS电晶体(M5)之源极、闸极与汲极系分别连接至接地电压、该写入控制信号(WC)与该第六NMOS电晶体(M6)之闸极；该第六NMOS电晶体(M6)之源极、闸极与汲极系分别连接至接地电压、该第四NMOS电晶体(M4)之汲极与该第一低电压节点(VL1)；该第七NMOS电晶体(M7)之源极系连接至接地电压，而闸极与汲极连接在一起并连接至该第六NMOS电晶体(M6)之汲极；该第八NMOS电晶体(M8)之源极、闸极与汲极系分别连接至较接地电压为低之一加速读取电压(RGND)、该读取控制信号(RC)与该第九NMOS电晶体(M9)之源极和该第七NMOS电晶体(M7)之汲极；该第九NMOS电晶体(M9)之源极、闸极与汲极系分别连接至该第一低电压节点(VL1)、该待机模式控制信号(S)与该第二低电压节点(VL2)；该第十NMOS电晶体(M10)之源极、闸极与汲极系分别连接至接地电压、该反相待机模式控制信号(/S)与该第二低电压节点(VL2)；在此值得注意的是，该第四NMOS电晶体(M4)之汲极、该第五NMOS电晶体(M5)之汲极、及该第六NMOS电晶体(M6)之闸极系连接在一起并形成一节点(C)，该节点(C)之逻辑高位准系为该电源供应电压(VDD)扣减该第四NMOS电晶体(M4)之临界电压(VTM4)的电压位准，而该节点(C)之逻辑低位准则为接地电压，其中当该5T静态随机存取记忆体于进入写入模式(此时对应之该写入控制信号(WC)为逻辑高位准)时，由于该节点(C)系固定于接地电压，因此可有效地关闭该第六NMOS电晶体(M6)；其中，对于非读取模式期间之该读取控制信号(RC)系设定为该加速读取电压(RGND)之位准，以防止该第八NMOS电晶体(M8)于非读取模式期间之漏电流；再者，该待机启动电路(3)系设计成于进入待机模式之一初始期间内，对该第一低电压节点(VL1)处之寄生电容快速充电至该第七NMOS电晶体(M7)之临界电压(VTM7)之电压位准。 |
