一种多核处理器中处理单元接口电路

摘要

一种多核处理器中处理单元接口电路，内部由慢速访问模式单元、流水访问模式单元、DMA访问模式单元、功能控制寄存器和多个逻辑判断电路组成，通过对功能控制寄存器的设置，将处理单元对总线的访问分为三种访问模式，分别为慢速访问模式、流水访问模式、DMA访问模式，其中，流水访问模式和DMA访问模式，实现了处理单元在执行访问操作时，不必等到前一次访问结束再开始下一次访问操作，而是可以连续访问，在多核处理器中，每次访问等待时间为几十到上百个时钟周期，本发明涉及的多核处理器中处理单元接口，能够实现连续访问，大幅度缩短处理单元访问时间，提高处理器性能。

主权项

一种多核处理器中处理单元接口电路，其特征在于：包括第一组合逻辑判断电路、功能控制寄存器、第二组合逻辑判断电路、慢速访问模式单元、流水访问模式单元、DMA访问模式单元和第三组合逻辑判断电路；所述第一组合逻辑判断电路接收处理单元输出的读写操作信号，并根据读写操作信号中地址线将读写操作信号输出给功能控制寄存器或第二组合逻辑判断电路；所述读写操作信号包括数据线、地址线、读使能信号和写使能信号；所述功能控制寄存器接收第一组合逻辑判断电路输出的读写操作信号，在读写操作信号中写使能信号线的触发下，读取读写操作信号中数据线的低3位数据，并输出到第二组合逻辑判断电路和第三组合逻辑判断电路；所述慢速访问模式单元、流水访问模式单元和DMA访问模式单元分别实现处理单元对总线的慢速访问模式、流水访问模式和DMA访问模式；第二组合逻辑判断电路在功能控制寄存器输出控制信号的控制下，将接收到的第一组合逻辑判断电路输出的读写操作信号输出给慢速访问模式单元、流水访问模式单元或DMA访问模式单元；第三组合逻辑判断电路在功能控制寄存器输出控制信号的控制下，选择接收慢速访问模式单元、流水访问模式单元或DMA访问模式单元的总线操作信号，并将接收到的总线操作信号输出给片内总线网络。