一种触发器电路

摘要

本发明提供触发器电路，属于半导体集成电路技术领域。该触发器电路包括在工作在相同相位的时钟信号下的主锁存器和从锁存器，主锁存器包括用于可选择地至少将输入的数据信号与时钟信号进行“与”逻辑处理的第一逻辑模块、用于至少将时钟信号与第三逻辑模块的输出信号进行“或非”逻辑处理的第二逻辑模块和用于可选择地至少将第一逻辑模块的输出信号与第二逻辑模块的输出信号进行“或非”逻辑处理以输出至第二逻辑模块的第三逻辑模块；从锁存器包括用于至少将第二逻辑模块的输出信号和第五逻辑模块的输出信号进行“或非”逻辑处理的第四逻辑模块和用于至少将时钟信号和第四逻辑模块的输出信号的反相信号进行“与”逻辑处理的第五逻辑模块。该触发器电路动态功耗小。

主权项

一种触发器电路，包括用作主锁存器的第一锁存器和用作从锁存器的第二锁存器；其特征在于，所述第一锁存器和第二锁存器工作在相同相位的时钟信号下；所述第一锁存器包括第一逻辑模块、第二逻辑模块和第三逻辑模块；其中，所述第一逻辑模块用于可选择地至少将输入的数据信号与所述时钟信号进行“与”逻辑处理，所述第二逻辑模块用于至少将所述时钟信号与所述第三逻辑模块的输出信号进行“或非”逻辑处理，所述第三逻辑模块用于可选择地至少将所述第一逻辑模块的输出信号与所述第二逻辑模块的输出信号进行“或非”逻辑处理以输出至所述第二逻辑模块；所述第二锁存器包括第四逻辑模块和第五逻辑模块；其中，所述第四逻辑模块用于至少将所述第二逻辑模块的输出信号和所述第五逻辑模块的输出信号进行“或非”逻辑处理，所述第五逻辑模块用于至少将所述时钟信号和所述第四逻辑模块的输出信号的反相信号进行“与”逻辑处理。