发明名称 一种延时锁定环路
摘要 本发明提供了一种延时锁定环路,包括:数字控制延时链,调节数字控制延时链的延时,并在相应的输出模式下输出时钟信号;鉴相逻辑电路,根据参考时钟和反馈时钟的延时差是否落在锁定精度范围内生成并输出超前或滞后信号、锁定逻辑信号;数字控制延时链控制码产生电路,根据参考时钟的周期大小初步产生粗调延时链控制码,然后根据参考时钟与反馈时钟的延时差产生所述其它精调延时链控制码,最后根据超前或滞后信号对精调延时链控制码进行调节;多模式选择控制电路,根据工作模式选择信号控制电路处于相应的工作模式,同时结合锁定逻辑信号控制多模式选择控制电路产生并输出相应工作模式下的所述第一位精调延时链控制码。
申请公布号 CN104753524A 申请公布日期 2015.07.01
申请号 CN201310726059.4 申请日期 2013.12.25
申请人 中国科学院电子学研究所 发明人 张丹丹;杨海钢;朱文锐;高丽江;李威;黄志洪
分类号 H03L7/08(2006.01)I 主分类号 H03L7/08(2006.01)I
代理机构 中科专利商标代理有限责任公司 11021 代理人 宋焰琴
主权项 一种延时锁定环路,其特征在于,包括:数字控制延时链,其接收输入参考时钟,并响应于粗调延时链控制码、第一位精调延时链控制码和其它精调延时链控制码共同调节的数字控制延时链的延时,并在相应的输出模式下输出时钟信号;所述输出模式包括四相位时钟输出模式、双相位时钟输出模式和单相位时钟输出模式;鉴相逻辑电路,用于接收输入参考时钟和反馈时钟,并检测两者的延时差,并根据两者的延时差是否落在锁定精度范围内生成并输出延时差指示信号的超前或滞后信号、四相位时钟输出模式的锁定逻辑信号、双相位时钟输出模式的锁定逻辑信号、以及单相位时钟输出模式的锁定逻辑信号;数字控制延时链控制码产生电路,用于接收参考时钟、反馈时钟以及超前或滞后信号,并根据参考时钟的周期大小初步产生粗调延时链控制码,然后根据参考时钟与反馈时钟的延时差产生所述其它精调延时链控制码,最后根据超前或滞后信号对精调延时链控制码进行调节;多模式选择控制电路,用于接收参考时钟、锁定逻辑信号、以及工作模式选择信号,根据工作模式选择信号控制电路处于相应的工作模式,同时结合锁定逻辑信号控制多模式选择控制电路产生并输出相应工作模式下的所述第一位精调延时链控制码;其中,所述数字控制延时链在单相位时钟输出模式下产生锁定误差仅为一个精调延时步长的反馈时钟;在双相位时钟输出模式下产生锁定误差为两个精调延时步长之和的相互间相位差为180°的第二时钟信号和反馈时钟;在四相位时钟输出模式下产生锁定误差为四个精调延时步长之和的相互间相位差为90°的第一时钟信号、第二时钟信号、第三时钟信号和反馈时钟。
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