一种协处理器

摘要

本发明提出一种协处理器，包括：外部设备接口，用于连接外部设备；以及协处理器电路，用于进行协处理操作，其中，协处理器电路进一步包括：输入输出控制模块，用于通过外部设备接口与外部设备进行数据交互；存储模块，用于数据存储；可重构协处理器控制器模块，用于根据存储模块内的指令产生控制信号，控制运算单元阵列进行操作；以及运算单元阵列，用于接收可重构协处理器控制器模块产生的控制信号，并根据控制信号从存储模块中读入源操作数，并将计算结果存入存储模块中。根据本发明的协处理器可应用于浮点矩阵运算，具有运算速度快、结构相对简单、配置灵活、扩展性强的优点。

主权项

一种协处理器，其特征在于，包括：外部设备接口，用于连接外部设备，其中，所述外部设备接口进一步包括：输入时钟信号端，用于为所述协处理器提供工作时钟；输入复位信号端，用于为所述协处理器的存储模块恢复初始状态；数据输入输出总线端，用于统一的模块内外数据交互；DMA输入输出总线端，用于集中的模块内外数据交互；输出中断信号端，用于所述协处理器向外部设备发送中断请求；以及协处理器电路，用于进行协处理操作，其中，所述协处理器电路进一步包括：输入输出控制模块，用于通过外部设备接口与所述外部设备进行数据交互，其中，所述输入输出控制模块进一步包括：总线控制器模块，用于解析数据输入输出总线信号协议，通过外部总线进行统一的模块内外数据交互；DMA控制器模块，用于直接存储器数据存取，通过DMA总线进行集中的模块内外数据交互；中断信号产生模块，用于判断浮点矩阵算法执行完毕，向所述外部设备发送中断请求信号；所述存储模块，用于数据存储，其中，所述存储模块进一步包括：可重构指令队列存储模块，用于存储描述浮点矩阵算法执行的二进制指令；局部寄存器堆模块，用于存储浮点运算单元阵列中运算单元计算所需的源操作数以及计算结果数据；控制寄存器，用于存储所述外部设备对所述协处理器的控制信息；状态寄存器，用于存储所述协处理器的状态信息；可重构协处理器控制器模块，用于根据所述存储模块内的指令产生控制信号，控制浮点运算单元阵列进行操作；以及所述浮点运算单元阵列，用于接收所述控制信号，并根据所述控制信号从所述存储模块中读入源操作数，并将计算结果存入所述存储模块中。