| 摘要 |
<p>프로세서(16) 및 캐시(40)는 시스템 인터커넥트(12)를 통해 시스템 메모리(13)에 결합된다. 캐시에 결합된 제1 버퍼 회로(44)는 하나 이상의 데이터 워드들을 수신하고, 하나 이상의 엔트리들(46) 각각에 하나 이상의 데이터 워드들을 저장한다. 제1 엔트리의 하나 이상의 데이터 워드들은 에러 없는 수신에 응답해서 캐시에 기록된다. 캐시에 결합된 제2 버퍼 회로(50)는 스토어 요청들을 저장하기 위한 하나 이상의 엔트리들을 갖는다. 각각의 엔트리는 제1 스토어 요청으로부터 형성된 엔트리가 제2 버퍼 회로로부터 시스템 메모리에 기록되는 유효 엔트리인지를 결정하는 연관된 제어 비트 (S)를 갖는다. 하나 이상의 데이터 워드들의 에러 없는 수신을 기반으로, 연관된 제어 비트는 에러 결정을 기반으로 제2 버퍼 회로의 엔트리를 무효화하는 값으로 세팅된다.</p> |
