快闪记忆体装置与其程序化方法

摘要

本发明是有关于一种快闪记忆体装置与其程序化方法。该快闪记忆体装置，包括记忆体阵列、列解码器、以及M个页面缓冲器，M为正整数。其中，记忆体阵列包括多个记忆胞，并电性连接多条字元线与多条位元线。列解码器在一致能期间驱动这些字元线中的一特定字元线。所述M个页面缓冲器将致能期间划分成N个子期间，N为大于2的整数。此外，所述M个页面缓冲器在第i个子期间驱动第i、i+N、i+2N、...、i+(M-1)*N条位元线，以对电性连接至特定字元线的记忆胞进行程序化，i为整数且1≤i≤N。本发明还提供了一种快闪记忆体装置的程序化方法。藉此本发明可以在兼顾传递扰动的情况下，降低记忆胞的程序扰动。

主权项

一种快闪记忆体装置，其特征在于其包括：一记忆体阵列，包括多个记忆胞，并电性连接多条字元线与多条位元线；一列解码器，在一致能期间驱动该些字元线中的一特定字元线；以及M个页面缓冲器，其中该些页面缓冲器将该致能期间划分成N个子期间，且该些页面缓冲器在第i个子期间驱动第i、i+N、i+2N、...、i+(M‑1)*N条位元线，以对电性连接该特定字元线的该些记忆胞进行程序化，M为正整数，N为大于2的整数，i为整数且1≤i≤N；其中在第i个子期间，该些页面缓冲器分别提供一接地电压至第i、i+N、i+2N、...、i+(M‑1)*N条位元线，并分别提供一电源电压至其余的该些位元线；其中在该致能期间对偏压在电源电压的某一位元线而言，其左右相邻的两位元线中最多只有一条位元线会被偏压在接地电压下，藉此可在兼顾传递扰动的情况下，降低记忆胞的程序扰动。