一种预布线改善时延的方法

摘要

由于超深亚微米工艺技术的发展，芯片的时延优化是芯片设计的一个重要目标，这关系到芯片速度的提高。本文提出了一种预布线改善时延的方法，此预布线方法可以快速的提供布线结果，解决了实际布线因为耗时不能加入到布局过程进行时延预估的局限性，同时此预布线方法很好的结合了提取的要求，保证了提取的精确性，进而保证了时延分析的准确性。针对预布线之后时延分析的结果，提出了布局阶段改善时延的方法，通过对时延分析后的关键线网进行权重设置，不断对布局进行迭代修正，最终达到优化时延的目的。

主权项

一种预布线改善时延的方法，涉及到EDA设计工具的主要特征为:（１）预布线的方法，最小生成树拆分线网，能够快速模拟实际布线，同时结合了提取要求的特征，对线进行层分配，保证了提取的准确性；（２）根据预布线的结果，提取，然后进行时延分析得到关键路径；（３）设置关键线网的权重，参与布局迭代过程，从而优化时延。