| 摘要 |
<p>풀 씨모스 에스램은 반도체 기판의 제1액티브 영역에 제1게이트 및 제1소오스 및 드레인 영역들을 구비하는 제1트랜지스터와, 반도체 기판의 제2액티브 영역에 제2게이트 및 제2소오스 및 드레인 영역들을 구비하는 제2트랜지스터와, 반도체 기판 상부의 제1층에 제3게이트 및 제3소오스 및 드레인 영역들을 구비하는 제3트랜지스터와, 제1층에 제4게이트 및 제4소오스 및 드레인 영역들을 구비하는 제4트랜지스터와, 제1층 상부의 제2층에 제5게이트 및 제5소오스 및 드레인 영역들을 구비하는 제5트랜지스터와, 제2층에 제6게이트 및 제6소오스 및 드레인 영역들을 구비하는 제6트랜지스터를 구비한다. 제1게이트와 제2게이트 사이 그리고 제3게이트 및 제4게이트 사이의 제2층상에 제1방향과 교차하는 제2방향으로 일직선으로 배열되는 워드 라인을 포함한다. 제3 및 제4게이트들은 제1 및 제2게이트와 오버랩되어 구성되고, 제5 및 제6게이트들이 제1 및 제2게이트 그리고 제3 및 제4게이트와 오버랩되지 않게 구성된다.</p> |
