FPGA芯片的局部布局的优化方法

摘要

本发明涉及一种FPGA芯片的局部布局的优化方法，所述方法包括：根据所述第一布局下的FPGA芯片的线网长度代价函数、逻辑单元密度代价函数和时间余量代价函数进行加权计算，得到第一布局下的综合代价；将所述第一布局下的综合代价设定为基准综合代价；对所述第一布局下的一个基本单元的位置进行调整，得到第二布局；根据所述第二布局下的FPGA芯片的线网长度代价函数、逻辑单元密度代价函数和时间余量代价函数进行加权计算，得到第二布局下的综合代价；当所述第二布局下的综合代价小于基准综合代价时，接受对所述一个基本单元位置的调整；将所述第二布局下的综合代价设为基准综合代价；对所述第一布局下的下一个基本单元的位置进行调整。

主权项

一种FPGA芯片的局部布局的优化方法，其特征在于，所述方法包括:根据所述第一布局下的FPGA芯片的线网长度代价函数、逻辑单元密度代价函数和时间余量代价函数进行加权计算，得到第一布局下的综合代价；将所述第一布局下的综合代价设定为基准综合代价；对所述第一布局下的一个基本单元的位置进行调整，得到第二布局；其中，所述基本单元包括查找表和/或寄存器；根据所述第二布局下的FPGA芯片的线网长度代价函数、逻辑单元密度代价函数和时间余量代价函数进行加权计算，得到第二布局下的综合代价；当所述第二布局下的综合代价小于基准综合代价时，接受对所述一个基本单元位置的调整；将所述第二布局下的综合代价设为基准综合代价；并对所述第一布局下的下一个基本单元的位置进行调整。