| 摘要 |
<p>셀 영역에서의 비트 라인과 캐패시터 상부 플레이트간의 간격을 증가시켜 커플링 캐패시턴스를 감소시키고, 로직 영역에서의 딥 콘택을 용이하게 형성할 수 있는 캐패시터 언더 비트라인 구조를 갖는 반도체 소자의 제조방법을 개시한다. 셀 영역의 기판의 제1부분을 노출시키는 제1절연막의 개구부에 하부전극, 유전체막 및 상부 전극을 구비하는 캐패시터를 형성한다. 상기 제1절연막상에 제2절연막을 형성한다. 상기 제1 및 제2절연막들을 식각한다. 상기 셀 영역 및 로직 영역에서 제2 및 제3부분을 노출시키는 제1 및 제2콘택홀내에 제1 및 제2콘택 플러그들을 형성한다. 상기 제2절연막상에, 제1 내지 제3도전성 스터드들이 배열되는 제3절연막을 형성한다. 상기 제1 내지 제3도전성 스터드들과 콘택되는 비트라인 및 제1 및 제2배선들이 배열되는 제4절연막을 형성한다.</p> |
