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<p>시프트 레지스터에서, 대응하는 출력 라인 (R(n)) 을 제어하도록 설계된 각 스테이지 (E) 는, 출력 라인을 제어하는 출력 트랜지스터 (T3) 와 동일 테크놀로지 및 동일 극성의 트랜지스터 (T5) 를 포함한다. 이 트랜지스터는 수명의 처음에 출력 트랜지스터의 것과 동일한 임계 전압이 빠르게 또는 더 빠르게 드리프트하도록, 출력 트랜지스터와 유사한 바이어스 조건들에 영향을 받도록 하는 방식으로 접속된다. 이 트랜지스터 (T5) 는 프리차징 페이즈 및/또는 선택 페이즈 동안 출력 트랜지스터 (T3) 의 게이트 (g3) 의 프리차징 전압 (V1') 을 그 도전 성능 특성들에 맞게 조정하는데 이용된다. 이는 집적된 액티브 매트릭스 평면 스크린에 적용가능하다.</p> |
